0 导言
数字通讯体系中，基带信号的频谱一般较宽，因而传递前需对信号进行成形处理，以改善其频谱特性，使得在消除码间搅扰与到达最佳检测接纳的前提下，进步信道的频带利用率。现在，数字体系中常运用的波形成形滤波器有平方根升余弦滤波器、高斯滤波器等。规划办法有卷积法或查表法，其间：卷积法的完成，需求耗费很多的乘法器与加法器，以构成具有必定延时的流水线结构。为下降硬件耗费，文献提出了一种分布式算法（Distributed Arithmetic，DA）的滤波器规划结构。它将传统的乘、累加运算转化为移位、累加运算，当运算数据的字宽较小时，极大地下降了硬件电路的杂乱度，进步了呼应速度；当运算数据的字长较长时，因其需求更多的移位迭代运算而不适合高速处理的需求。为此，文献提出了选用滤波器的多相结构与改善DA算法相结合的一种规划办法。当考虑ISI码元数目较多时，该规划所需求的ROM表个数就会增多，一起拜访ROM所需的地址的发生电路就会变得更为杂乱。文献提出了选用存储器切割技能，能够下降ROM单元的数量，可是它是以添加体系的杂乱性与呼应时延、信号毛刺为价值的。文献在滤波器规划时选用了CSD编码，尽管减少了乘法运算，可是需求规划CSD编解码电路。
文中论说的是二进制基带信号的接连查表法平方根升余弦波形成形滤波器（SRRC）的FPGA完成（滚降系数取0．22），取冲击呼应切断时间为8T，每T内样点数为8个，所用ROM单元数为2（8+3），每单元数据为16 b有符号整型数。查找ROM表所需11 b的地址由一个长8 b的数据移位寄存器与一个模8的采样时钟计数器链接而成。给出了规划在Modelsim 6．3下的时域仿真波形，经与理论相比较，文中的规划办法是可行的，且当二进制码元的码间搅扰数增多（码间样点添加）时，地址电路简略添加即可（不影响呼应时间），便于FPGA的完成。
1 二进制基带信号平方根升余弦成形原理
实践体系中，广义信道传递函数H（f）由发送滤波器HT（f）、信道HC（f）、接纳滤波器HR（f）三部分一起构成，即：
依据乃奎斯特榜首原则，当H（f）幅频特性满意的滚降系数为α升余弦滤波器特征时，能够完成无ISI传输时间下降对采样时钟精度的要求，当信道噪声能够疏忽时，取HC（f）≈1，依照接纳滤渡器的输出信噪比最大原则，有：
式中：T为输入码元的周期；α为滚降系数。记f0=1／（2T），由式（2）可推出滚降系数为α平方根升余弦冲击呼应为：
其时域呼应如图1所示。在数字化波形成形时，为保证h（t）采样后的h［n］坚持榜首类线性相位，舍去h（t）|t=0样点，一起对N（偶数）点h［n］右移N／2。文中选用的h（t）中t∈［-4T，4T］，采样距离为T／8，所以，采样后根升余弦成形滤波器的64个归一化h［n］如表1 所示。
设发送端传递的二进制数据是{…，a-4，a-3，a-2，a-1，a0，a1，a2，a3，a4，a5，…}，则发送滤波器的输出如图2所示，该波形函数可表明为：
能够看出，当时传递信息{a0}时间对应的波形信号的上升沿y［1．．8］别离由h-4［57．．64］，h-3［49．．56］，h-2［41．．48］，h-1［33．．40］，h0［25．．32］， h1［17．．24］，h2［9．．16］与h3［1．．8］线性表明，如式（5）所示：
2 二进制基带信号平方根升余弦成形滤波器的FPGA完成
在剖析文献的基础上，文中波形成形滤波器的完成选用的查表法结构如图3所示。其间，ROM单元存储待成形的数据与成形滤波器的冲击呼应的卷积成果。模8计数器的作业时钟速率是待成形数据速率的8倍。待成形数据从8位移位寄存器的低位移入后，挑选ROM表中的数据块da-ta i，一起模8计数器C从（000）2～（111）2计数，并用该计数成果C（j）挑选输出data i中的y［j］。当计数器C计数归零时，新的待成形数据从低位移入8位移位寄存器。该规划的一个长处是：ROM表中的数据在核算时，ai可选用双极性码，而查找表地址发生电路运用单极性码。文中规划时，波形数据的核算选用了反逻辑、双极性、不归零码，即输入信息符号序列{0，1）映射为{+1，-1），继续时间不变。
2．1 接连查找表法的一种改善完成
由图3不难完成选用本文的波形成形规划方案，共需求的ROM单元数目达2 048个。为此，可选用电路切割技能，将图3所示的8位移位寄存器输出的高8位地址一起给一个11位的中心寄存器，该中心寄存器的高8位又分为高4位与低4位，别离用于查找两个各具有16个单元的ROM表，之后再将各自的输出相加，此刻耗费的ROM单元数共为256个。选用切割技能时，模8计数器、中心寄存器、ROM表三个部分的作业时钟相同。
2．2 根升余弦成形滤波器的VHDL完成
文中所述滤波器是在Modelsim 6．3d环境下选用VHDL完成的。Quarts环境中以文本办法调用LPM_ROM宏功能模块，定制ROM元件data_ rom_16，元件的地址宽度别离是4 b，输出数据字宽同为15 b。加法器的输出字宽16 b。完成的部分VHDL代码如下：
2．3 Modelsim时序仿真成果
Modelsim环境不能直接对mif格局的ROM初始化数据进行仿真，应在QuartsⅡ环境下先翻开mif文件，再另存为hex格局，然后在Modelsim环境下编译后即可仿真。一起，如此操作又可将负值数据转为补码表明。Modelsim仿真成果如图4所示，其间clk的周期为160 ns，正好是一个din码元的宽度T，体系中地址发生电路的时钟周期是20 ns，以保证在一个码元继续时间内体系有8个样点输出。从图4中发现，一个码元成形后波形值推迟6T。
3 定论
文中所述的依据电路切割技能的查表法，完成通讯体系发送端根升余弦滚降成形滤波器的FPGA完成办法简略可行，且当切断码元数目增多时或码内样点数目添加时，仅经过改动地址移位寄存器的长度或计数器的长度与ROM的长度即可，不至于使电路的杂乱度成倍添加。
