现在,大型规划一般引荐运用同步时序电路。同步时序电路依据时钟触发沿规划,对时钟的周期、占空比、延时和颤动提出了更高的要求。为了满意同步时序规划的要求,一般在FPGA规划中选用大局时钟资源驱动规划的主时钟,以抵达最低的时钟颤动和推迟。 FPGA大局时钟资源一般运用全铜层工艺完结,并规划了专用时钟缓冲与驱动结构,从而使大局时钟抵达芯片内部的一切可装备单元(CLB)、I/O单元(IOB)和挑选性块RAM(Block Select RAM)的时延和颤动都为最小。为了习惯杂乱规划的需求,Xilinx的FPGA中集成的专用时钟资源与数字推迟锁相环(DLL)的数目不断添加,最新的Virtex II器材最多能够供给16个大局时钟输入端口和8个数字时钟办理模块(DCM)。
与大局时钟资源相关的原语常用的与大局时钟资源相关的Xilinx器材原语包含：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等,如图1所示。
1. IBUFG即输入大局缓冲,是与专用大局时钟输入管脚相衔接的首级大局缓冲。一切从大局时钟管脚输入的信号有必要经过IBUF元,否则在布局布线时会报错。IBUFG支撑AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和SSTL等多种格局的IO规范。
G 单
2. IBUFGDS是IBUFG的差分方式,当信号从一对差分大局时钟管脚输入时,有必要运用IBUFGDS作为大局时钟输入缓冲。IBUFG支撑BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格局的IO规范。
3. BUFG是大局缓冲,它的输入是IBUFG的输出,BUFG的输出抵达FPGA内部的IOB、CLB、挑选性块RAM的时钟推迟和颤动最小。
4. BUFGCE是带有时钟使能端的大局缓冲。它有一个输入I、一个使能端CE和一个输出端O。只有当BUFGCE的使能端CE有用(高电平)时,BUFGCE才有输出。
5. BUFGMUX是大局时钟挑选缓冲,它有I0和I1两个输入,一个操控端S,一个输出端O。当S为低电平时输出时钟为I0,反之为I1。需求指出的是BUFGMUX的运用非常灵敏,I0和I1两个输入时钟乃至能够为异步联络。
6. BUFGP相当于IBUG加上BUFG。
7. BUFGDLL是大局缓冲推迟锁相环,相当于BUFG与DLL的结合。BUFGDLL在前期规划中常常运用,用以完结大局时钟的同步和驱动等功能。跟着数字时钟办理单元(DCM)的日益完善,现在BUFGDLL的运用现已逐步被DCM所替代。
8. DCM即数字时钟办理单元,首要完结时钟的同步、移相、分频、倍频和去颤动等。DCM与大局时钟有着密不可分的联络,为了抵达最小的推迟和颤动,简直一切的DCM运用都要运用大局缓冲资源。DCM能够用Xilinx ISE软件中的Architecture Wizard直接生成。
大局时钟资源的运用办法 大局时钟资源的运用办法(五种)
1：IBUFG + BUFG的运用办法：
IBUFG后边衔接BUFG的办法是最根本的大局时钟资源运用办法,因为IBUFG组合BUFG相当于BUFGP,所以在这种运用办法也称为BUFGP办法。
2. IBUFGDS + BUFG的运用办法：
当输入时钟信号为差分信号时,需求运用IBUFGDS替代IBUFG。
3. IBUFG + DCM + BUFG的运用办法：
这种运用办法最灵敏,对大局时钟的操控愈加有用。经过DCM模块不只是能对时钟进行同步、移相、分频和倍频等改换,而且能够使大局时钟的输出抵达无颤动推迟。
4. Logic ＋ BUFG的运用办法：
BUFG不光能够驱动IBUFG的输出,还能够驱动其它一般信号的输出。当某个信号(时钟、使能、快速途径)的扇出非常大,而且要求颤动推迟最小时,能够运用BUFG驱动该信号,使该信号运用大局时钟资源。但需求留意的是,一般IO的输入或一般片内信号进入大局时钟布线层需求一个固有的延时,一般在10ns左右,即一般IO和一般片内信号从输入到BUFG输出有一个约10ns左右的固有延时,可是BUFG的输出到片内一切单元(IOB、CLB、挑选性块RAM)的延时能够忽略不计为“0”ns。
5． Logic + DCM + BUFG的运用办法：
DCM相同也能够操控并改换一般时钟信号,即DCM的输入也能够是一般片内信号。运用大局时钟资源的留意事项大局时钟资源有必要满意的重要准则是：运用IBUFG或IBUFGDS的充沛必要条件是信号从专用大局时钟管脚输入。换言之,当某个信号从大局时钟管脚输入,不管它是否为时钟信号,都有必要运用IBUFG或IBUFGDS;假如对某个信号运用了IBUFG或IBUFGDS硬件原语,则这个信号必定是从大局时钟管脚输入的。假如违反了这条准则,那么在布局布线时会报错。这条规矩的运用是由FPGA的内部结构决议的：IBUFG和IBUFGDS的输入端只是与芯片的专用大局时钟输入管脚有物理衔接,与一般IO和其它内部CLB等没有物理衔接。别的,因为BUFGP相当于IBUFG和BUFG的组合,所以BUFGP的运用也有必要遵从上述的准则。
大局时钟资源的例化办法
大局时钟资源的例化办法大致可分为两种：
一是在程序中直接例化大局时钟资源; 二是经过归纳阶段束缚或许完结阶段束缚完结对大局时钟资源的运用;
榜首种办法比较简单,用户只需依照前面叙述的5种大局时钟资源的根本运用办法编写代码或许制作原理图即可。
第二办法是经过归纳阶段束缚或完结阶段的束缚完结对大局时钟资源的调用,这种办法依据归纳东西和布局布线东西的不同而异。
