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体系级言语SystemVerilog和SystemC的交融

SystemVerilog和SystemC不久前依然被视为相互排斥的两种环境,而现在可以相互协作,并为实现设计和验证方法提供平滑流畅的系统。

跟着项目杂乱程度的进步,最新的体系言语的聚合能够促进出产才能的激增,并为处在电子规划自动化(EDA)职业中的规划企业带来好处。SystemVerilogSystemC这两种言语在规划流程中的共存,能够带来显着的实践利益和经济效果。

SystemVerilogSystemC不久前仍然被视为彼此排挤的两种环境,而现在能够彼此协作,并为完成规划和验证办法供给滑润流通的体系。

在实在规划流程中的经历清楚地标明,这两种言语非但不是彼此敌对,并且仍是一种互补的联系。将两种言语在同一种环境下运用,会带来的确的利益并显着缩短项目周期。

SystemCSystemVerilog在不同的规划范畴中,别离有各自的特色。两种规范的结合,将从体系规范、门电路布局直至规划验证,为规划人员供给一种可供挑选的归纳言语环境。这种结合能够看作是东西和言语相共同的改变潮流中的重要部分,这种共同是为了支撑最终用户的需求,而不只仅是为了便利东西供货商。

SystemVerilog应运而生

SystemVerilog在一种言语中结合了现代的规划和验证环境,因而消除了当今在芯片规划进程中的很多瓶颈。经过树立在Verilog的根底上,这种言语可在现有的根据Verilog的流程中选用更多的不同功用,然后使规划者在认知进程中少走弯路。

经过结合Verilog与C言语很多的最佳特性,SystemVerilog易于运用、为人们所了解,并供给完成简明规划和自动化测验渠道的特征。并且,因为SystemVerilog言语是Verilog的扩展集,因而在现有环境下运用适当便利。

SystemVerilog 3.0为硬件规划团队的简明规划供给了强壮的根底,使模型很快生成并易于纠错。最新版SystemVerilog 3.1还为创立现代化的测验渠道增加了要害的验证功用。

操控简明的规划与验证渠道

SystemVerilog包括一切Verilog源言语,包括Verilog IEEE 1364委员会2001年增加的新功用。一流的生成功用、经过简化的端口处理、动态变量及各种其他功用使Verilog运用起来愈加开门见山。

SystemVerilog 3.0含有罗列类型和构件等丰厚的basic C编程功用。SystemVerilog 3.1(将于2003年年中推出)新版本将增加面向特定方针的功用及其他很多重要功用,然后使Verilog用户在编程方面具有全面的灵活性,这关于验证和体系建模处理是至关重要的。

SystemVerilog3.0首要改进规划进程中的RTL编码作业,最新版中含有的各种专用功用,能够愈加简明地编写归纳化的RTL代码,削减工时和毛病危险。此外,经强化后,新的接口构件供给了生成新的编码字段的才能,答应更深程度的提取和与架构环境的链接,一起大大进步了规划的通明度,在这一层面上还引入了判别功用,这样,规划人员能够在代码中参加规范元素,进一步进步板块级的验证自动化。

共同验证进步作业功率

假如SystemVerilog3.0旨在进步规划功率,那么3.1版则侧重于进步验证功率。SystemVerilog为测验渠道开发供给独自、共同的语法和语义。这种言语中包括丰厚的判别功用,这是拟定验证场合具体规范所必需的。新版本具有功用运转环境和自动化的测验生成器,也供给强壮的买卖层测验的编程特性,适用于体系和规划完成的验证。

SystemVerilog经过一种独立、简略的聚合性言语能够满意一切的验证需求。


SystemVerilog与SystemC

SystemC因为其开放式状况,已在规划界得到广泛认可,然后具有很多功用强壮、可互操作的根据SystemC的东西和技能。 SystemC首要长处是能够以开放式C++扩展言语的办法,运用规范软件言语并增加结构性和体系性功用,处理硬件和软件的协同规划和集成。SystemC正被愈来愈多地用于生成片上体系(SoC)规划的虚拟原型。这些以SystemC或SystemVerilog编码的虚拟原型,可应用在买卖层,答应信号细节为到达有用功用而被替换。

虽然含有很多答应运用买卖层规划剖析的体系特性,但SystemVerilog首要仍是用于完成规划和验证。关于从事RTL级规划和验证的工程人员来说,这种言语能够经过多种功用显着改进规划流程。
但是,关于当今的办法原理来说,只满意朴实RTL规划的要求是不行的。嵌入式处理器的运用正在迅速增长,与之随同展开的是处理专门纵向范畴问题的完好工程渠道。SystemVerilog含有很多功用,可满意根据渠道规划的要求,特别是在这一环境下对可重用知识产权(IP)的运用。选用接口完成规范通讯机制建模、查看协议相符的体系判别、由C/C++到HDL1对1映射编程功用,这些都使嵌入式环境易于进行数据和操控搬运。

嵌入式体系开发需要将模型供给给硬件规划人员和软件专业人员。SystemC的规划考虑到了这一问题,在体系层供给了用于渠道建模的有用机制。C/C++规划模型是有必要为硬件和软件工程人员供给的,并且根据硬件的功用关于有用的、高功率的硬件建模是必要的。

处理这种对分环境最有用的办法是答应这些言语共存。渠道的根本构件是能够用C或HDL派生言语、信号或买卖层建模的IP。这个IP能够采纳由架构层开端的规划构件的办法,然后进一步细化到施行。验证组件也能够采纳IP办法,用于在体系层生成协议流或其他规范I/O。这些IP组件包括体系验证要求,并且运用相应的总线功用模型可供其他验证流程重复运用。

SystemVerilog装备了专用接口。经过这些接口,总线功用接口能够以一种对体系或施行工程师通明的办法进行编码。因为这些接口含有对通讯有用性、C/C++到HDL的改变以及总线功用编码的判别功用,然后为从架构到施行树立滑润的途径供给了完好的机制。这样,两种环境下的用户能够用自己习气的办法处理模型,不用再进入另一个区域。

重视运用模型而不是侧重规划言语,这标明SystemVerilog 和SystemC两种言语都在现代电子办法中占有自己的方位。

Synopsys公司认识到,一起供给对SystemC和SystemVerilog的支撑对最终用户是有利的。Synopsys是支撑SystemC的发起者,并一向经过揭露OpenVera测验渠道言语、共用的API和OpenVera Assertion(OVA)格局致力于推动言语的规范化进程。为了使SystemVerilog 3.1能够做出上述奉献,SystemVerilog包括了能够简化RTL规划所需的悉数功用。

用言语的功用平衡用户的需求

现已证明,C言语规划不只出产功率高,并且也是对Verilog流程的弥补。SystemVerilog/SystemC的整合,使软件团队能够在与高效的硬件规划和验证进程展开协作的时分,用自有的编程言语进行作业,使整个办法途径在适合的出产水平下进行。

东西和IP供货商正在为System Verilog供给支撑。IP供给商已认识到共同化所带来的好处,特别是在验证范畴,言语的共同使他们不用考虑当时支撑多种言语的需求。

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