ADC板的规划从通道上来区分的话，能够分为单通道ADC板和多通道ADC板，除掉有效位数、动态规模、最大采样率以及输入带宽等一些基本参数以外，多通道ADC板相对于单通道ADC板来说，往往还要衡量通道间起伏一致性和通道间相位一致性，这也正是多通道ADC板规划的一个难点。为了满意四路ADC之间通道间起伏一致性和通道间相位一致性的目标要求，首要需求将四路ADC芯片的采样时钟做到尽或许同步，完成四路ADC芯片对输入中频信号的同步收集。为此，本规划采取了把外部输入采样时钟经过同一时钟驱动芯片分发后送给四路ADC芯片作为同步采样时钟的方法，在时序上确保了四路ADC芯片采样时钟的同步。
时钟分发单元电路规划
时钟分发单元需求差分时钟输入，而外部输入时钟信号为单端信号，因而外部时钟在进入时钟分发单元之前首要需求进行单端信号到差分信号的转化，此处选用MAX9321BEUA芯片完成了把外部输入单端时钟转变为差分时钟的功用。时钟分发单元选用MC100LVEP111FA芯片，此芯片为1：10路低偏移差分时钟驱动芯片，各引脚之间的输出到输出偏移典型值仅为20ps，而且所发生的颤动十分小。经过此芯片理论上完成了四路ADC芯片采样时钟的同步。时钟分发单元的详细原理图如图2所示。
图2 时钟分发单元原理图
可调时钟推迟单元电路规划
因为芯片制作工艺以及实践电路板规划等各种客观因素的存在，外部时钟实践抵达四路ADC芯片的时刻相差或许大于理论值，造成了四路ADC采样时钟满意不了同步的要求，然后影响四路ADC芯片间的通道间起伏一致性和通道间相位一致性。为此，在每一路采样时钟抵达ADC芯片之前增加了可调时钟推迟单元。可调时钟推迟单元能够调理每一路时钟信号的推迟时刻，批改四路ADC采样时钟之间的相对推迟，然后完成了四路ADC采样时钟的同步。其间一路可调时钟推迟单元的原理图如图3所示。
图3 可调时钟推迟单元原理图
上述可调时钟推迟单元选用了MC100EP195FA芯片，该芯片是可编程延时单元，能够挑选10ps为推迟时刻单位递加，最大推迟时刻可到达 10ns。详细来说便是经过对此芯片装备不同的D［9:0］值，得到不同的推迟时刻。经过调理时钟推迟单元能够确保四路ADC采样时钟的同步收集。时钟推迟单元部分的推迟时刻装备值。
本文规划的四通道ADC现已得到成功运用，实践所测通道间起伏一致性小于0.5dB；通道间相位一致性小于5。ADC的有效位数为9.8bit，满意了规划的需求。本文供给了一种多通道ADC规划的思维，为满意通道间起伏一致性和通道间相位一致性的要求，需求各通道ADC采样时钟的同步。实践证明，选用时钟推迟单元是一种坚持多通道采样时钟同步的简单易行的方法。
