设计了一款嵌入FPGA的乘法器，该乘法器能够满足两个18 b有符号或17 b无符号数的乘法运算。该设计基于改进的布斯算法，提出了一种新的布斯译码和部分积结构，并对9-2压缩树和超前进位加法器进行了优化