基于FPGA器件和CPU控制实现数字锁相环频率合成系统的设计-数字锁相环频率合成器已经广泛的运用在军事和民用无线通信领域，而用CPU控制的可编程大规模数字锁相环频率合成器则是其中的关键技术。当前，可编程逻辑电路在数字系统设计中飞速发展，很多中规模，甚至大规模的数字系统已经可以通过可编程逻辑电路来实现单片集成，即用一个芯片完成整个数字系统的设计。因此将CPU控制的数字锁相环频率合成系统集成在一块可编程逻辑芯片中实现已经成为可能。本系统由多个可编程的数字分频器、数字鉴频-鉴相器以及协调控制工作的CPU组成。
基于EPM7128SCL84-7芯片和quartus 2软件实现低频信号的锁相技术-在现代数字通信中， 数据传输，时钟校时等问题中很重要的一个方面是信号的同步。而同步系统中的核心技术就是锁相环。通常商用的全数字锁相环（DPLL）的关键部件是电荷泵和数字延迟线。电荷泵将数字鉴相器得到的相位差信息以电荷的方式累积起来，并根据积累的电荷量控制数字延迟线的反馈环，从而获得相应的本地估算时钟。即使是微小的相位差，也会导致电荷泵的电荷的累积。因此，这种技术实现的锁相环可以达到很高的同步精度。
