FPGA/EPLD的自上而下(Top-Down)规划办法：
传统的规划手法是选用原理图输入的办法进行的，经过调用FPGA/EPLD厂商所供给的相应物理元件库，在电路原理图中制作所规划的体系，然后经过网表转化发生某一特定FPGA/EPLD厂商布局布线器所需网表，经过布局布线，完结规划。原理图制作完结后可选用门级仿真器进行功用验证。
可是，工程师的开端规划思维不是一开端就考虑选用某一FPGA/EPLD厂商的某一特定类型器材，而是从功用描绘开端的。规划工程师首先要考虑规划出能完结某一详细功用、满意自己产品体系规划要求的某一功用模块，运用某种办法(如HDL硬件描绘言语)把功用描绘出来，经过功用仿真(HDL仿真器)以验证规划思路的正确性。当所规划功用满意需求时，再考虑以何种办法(即逻辑归纳进程)完结所需求的规划，并能直接运用功用界说的描绘。实际上这便是自顶而下规划办法。
与传统电原理图输入规划办法比较，Top-Down规划办法详细有以下长处：
1、彻底符合规划人员的规划思路，从功用描绘开端，到物理完结的完结。
2、功用规划可彻底独立于物理完结
在选用传统的电原理输入办法时，FPGA/EPLD器材的选用遭到器材库的约束。因为不同厂商FPGA/EPLD的结构彻底不同，乃至同一厂商不同系列的产品也存在结构上的不同，因而，在规划一开端，工程师的规划思路就遭到终究所选用器材的束缚，大大约束了规划师的思路和器材挑选的灵活性。而选用Top-Down规划办法，功用输入选用国际规范的HDL输入办法，HDL可不含有任何器材的物理信息，因而工程师能够有更多的空间去集中精力进行功用描绘，规划师能够在规划进程的最终阶段恣意挑选或更改物理器材。
3、规划可再运用
规划效果彻底能够以一种知识产权(IP-Intellectual Property)的办法作为规划师或规划单位的规划效果，运用于不同的产品规划中，做到效果的再运用。
4、易于规划的更改
规划工程师可在极短的时刻内修正规划，对各种FPGA/EPLD结构进行规划效果规划(门耗费)和速度(时序)的比较，挑选最优计划。
5、规划、处理大规划、杂乱电路
现在的FPGA/EPLD器材正向高集成度、深亚微米工艺开展。为规划体系的小型化，低功耗、高可靠性等供给了集成的手法。规划低于一万门左右的电路，Top-Down规划办法具有很大的协助，而规划更大规划的电路，Top-Down规划办法则是必不可少的手法。
6、规划周期缩短，生产率大大提高，产品上市时刻提早，功用明显提高，产品竞争力加强。据统计，选用Top-Down规划办法的生产率可到达传统规划办法的2到4倍。
Top-Down规划，其中心是选用HDL言语进行功用描绘，由逻辑归纳(Logic Synthesis)把行为(功用)描绘转化成某一特定FPGA/EPLD的工艺网表，送到厂商的布局布线器完结物理完结。在规划进程的每一个环节，仿真器的功用验证和门级仿真技能确保规划功用和时序的正确性。
Mentor Graphics公司供给一整套根据UNIX渠道和Windows 95/NT 渠道的FPGA/EPLD Top-Down规划东西:Renoir/ModelSim 和Exemplar，两种渠道的东西具有相同的用户界面，并确保数据库的彻底一致。现在，在FPGA/EPLD Top-Down规划办法全球市场上，Mentor已具有42%的市场份额，远远领先于其他任何一个厂家。
选用Top-Down规划办法进行FPGA/EPLD规划，其规划效果的好坏与否取决于三个重要的要素:描绘手法(即HDL言语)、规划办法(Style)和规划东西。描绘手法是根底，规划办法需求工程经历，而规划东西则是Top-Down规划的要害。一套完好、强壮、功用杰出的规划东西，可协助规划工工程师最大极限的发挥其规划才能。
1. 图形化输入东西-Renoir
—-规划工程师选用Top-Down办法进行FPGA/EPLD规划所面临到的第一个问题便是HDL言语的学习。言语的学习进程和运用才能直接影响规划产品的完结及其功用。可是规划师进行产品规划的开端并不是考虑怎么去写言语，而是习惯于画出规划的框图，并选用图形化办法(流程图、状态图、真值表等)把它描绘出来。Renoir这一图形化输入东西，不只能够协助规划师完结产品的功用描绘，更能够主动生成HDL言语，为逻辑归纳供给必要的输入数据。
—- 选用图形化输入办法首要长处体现在：
供给框图、流程图、状态图、真值表等图形输入办法，使规划工程师从纯文本的规划办法了解脱出来，规划手法更贴近于规划师的思维进程： 便于工程师之间进行规划的彼此沟通以及对前人/别人规划效果的了解与再运用; 便于初学者学习HDL言语;
便于规划效果的存档，以便规划沟通与再运用。
—- Renoir作为新一代的图形化输入东西更具有以下许多长处：
主动生成高效的HDL言语描绘，生成效果可进行功用验证及逻辑归纳;
彻底支撑VHDL和Verilog两种国际规范，并彻底支撑VHDL/Verilog的混合描绘;
支撑UNIX和Win95/NT两种渠道，具有相同界面和数据库。Win95/NT渠道选用规范的Windows界面，易学易用;
支撑框图/流程图的动画(Animation)仿真、调试进程便于规划的调试;
即插即用(plug and play)，与多种仿真器、归纳器及软硬件协同验证东西有完善的接口，组成各种规划流程;
在线查错功用(On line checking)，进行语法和可归纳性查看; 言语到图形的转化，能够把VHDL、Verilog或混合HDL言语描绘换成框图、流程图或状态图，并坚持原规划的层次结构;
支撑OLE(Object Liking and Embedding)规范，可把Renoir中的任何图形规划方式衔接或嵌入就任一支撑OLE的运用程序中，如Word、Powerpoint等，以便用户树立规划文档;
支撑在图形输入中参加注释、特点(pragma， attribute)、并可主动加到所发生的HDL源码中; 支撑IP调用，并可主动生成相应符号，以使IP嵌入到所规划的体系中;
完善的规划办理，支撑规划项目办理、规划层次办理、规划小组办理及规划数据版别办理等;
经过需求与规划可盯梢(Requirement Tracebility)办理，不只确保规划正确，并且确保正确规划(Design thing Right and Design Right thing)。
2. 逻辑归纳东西-Exemplar
—- 逻辑归纳东西是经过映射和优化进程，把规划功用描绘转化成与物理完结密切相关的工艺网表。在转化进程中，不只需求确保每一功用映射正确，还需确保尽量选用较少的硬件开支，满意规划的时序要求。因而，逻辑归纳东西是FPGA/EPLD Top-Down规划进程的要害。
Exemplar的首要特点：
彻底支撑VHDL/Verilog两种国际规范;
针对不同结构的FPGA/EPLD器材，选用不同的归纳优化算法，以确保效果的最优化;
支撑不同类型器材的重映射，规划师可直接从一种器材的工艺网表映射到另一种器材的工艺网表，无需从头规划;
支撑各厂商器材网表的不同格局输入与输出。如：XNF，EDIF等：
支撑布局、布线后规划的反标示，发生后仿真所需功用网表(HDL)及延时网表(SDF);
持静态时序剖析;
支撑归纳效果的图形输出，规划师可经过图形输出盯梢剖析要害途径(Critical Path);
支撑广泛的FPGA厂商及其最新芯片类型，包含选用深亚微米技能的器材。厂商包含：Actel、Altera、Atmel、Cypress、Lattice、Lucent、Motorola、Quicklogic、Xilinx等;
FPGA/EPLD规划到ASIC规划可完结无缝晋级，确保规划数据的兼容性及可再运用性;
即插即用，可与各种前端/后端东西结合运用，规划数据无虚人为干涉/修正;
持UNIX渠道和Win95/NT渠道，不同渠道东西具有相同的用户界面、功用、并彻底确保规划数据的兼容性。
3. 功用仿真与时序验证-ModelSim
—- 在FPGA/EPLD Top-Down规划流程中，规划仿真包含在规划进程的每一环节中，以确保规划的正确性。 ModelSim不只能够完结规划的功用验证(RTL级)，也可完结逻辑归纳后的门级仿真以及布局布线后的功用和时序验证。
—- ModelSim的首要特点：
彻底支撑VHDL和Verilog规范;
选用直接修改技能(Direct-Compiled)，大大提高HDL编译和仿真速度;
仅有支撑VHDL和Verilog混合描绘的仿真东西;
支撑RTL级和门级验证，支撑VITAL，SDF等;
具有友爱的用户界面，仿真器包含主控窗口、源码窗口、仿真波形窗口、列表窗口、数据流窗口、规划结构/层次窗口、进程办理窗口等; 支撑单步调试，断点设置，批指令处理办法，协助规划师快速完结规划调试和验证; 可与Renoir协同作业，完结状态图和流程图的动画调试; 即插即用，可与其它东西结合，完结各种流程; 支撑UNIX和Window 95/NT渠道，不同渠道间具有相同的用户界面和数据库。
