在数字电路规划中，当需求将一输入的窄脉冲信号展宽成具有必定宽度和精度的宽脉冲信号时，往往很快就想到运用54HC123或54HC4538等单稳态集成电路。这一方面是因为这种专用单稳态集成电路简略、便利；另一方面是因为对输出的宽脉冲信号的宽度、精度和温度安稳性的要求不是很高。当对输出的宽脉冲信号的宽度、精度和温度安稳性的要求较高时，选用惯例的单稳态集成电路或许就比较困难了。众所周知，专用单稳态集成电路中的宽度守时元件R、C是随温度、湿度等要素改动而改动的，在对其进行温度补偿时，调试进程适当繁琐，并且，电路作业的可靠性亦不高。关于从事数字电路规划作业的人员来说，最头痛和最忧虑的，恐怕便是对单稳态电路的规划和调试了。
跟着电子技能特别是数字集成电路技能的迅猛发展，市面上呈现了FPGA、CPLD等大规模数字集成电路，并且其作业速度和产品质量不断进步。运用大规模数字集成电路完成惯例的单稳态集成电路所完成的功用，简略满意宽度、精度和温度安稳性方面的要求，并且完成起来简略得多。下面，笔者就如安在大规模数字集成电路中将输入的窄脉冲信号展宽成具有必定宽度和精度的宽脉冲信号做一具体介绍。
1 依据CPLD器材的单稳态脉冲展宽电路
在很多的CPLD器材中，LatTIce公司在GAL基础上运用isp技能开发出了一系列ispLSI在线可编程逻辑器材(以下简称isp器材)，其原理和特色在许多杂志上早有报导，并且国内已有适当多的电路规划人员十分了解。Lattice公司的isp器材给笔者形象最深的是其作业的可靠性比较高。图1便是一种将输入的窄脉冲信号展宽成具有必定宽度和精度的宽脉冲信号的电路原理图。
图中，TR为输入的窄脉冲雷达信号；CP为输入的体系时钟脉冲信号；Q便是单稳态脉冲展宽电路输出的宽脉冲信号。图中的单元电路符号D1既是展宽脉冲的前沿发生电路，又是展宽脉冲宽度构成电路；D2、D3是二进制计数器，首要用作展宽脉冲的宽度操控电路。依据对脉冲宽度的不同要求，能够选用不同位数的二进制或其它进制的计数器 (这儿，脉冲宽度的规划值是3.2μs，而CP脉冲的周期值是0.1μs)；D4是展宽脉冲后沿发生电路，当计数器D3的进位输出端NQ为＂高＂，且CP脉冲的上升沿抵达时，D4输出端输出一正向脉冲信号，经D5送至D1的CD清零端，然后完毕了一个窄脉冲信号的展宽进程，从D1的Q输出端输出一完好的展宽脉冲信号。一起，D5的输出信号还送至D2、D3的CD清零端，将其清零后，等候下一个窄脉冲的到来。从图1所示的电路原理图中能够看到，一般能够将D3的进位输出信号NQ直接送入D5输入端，作为D1、D2、D3的清零 脉冲信号。
但从图2所示的时序仿真波形中能够看到，D3的进位输出NQ波形中，除有正常的进位脉冲信号输出外，在其前面还有宽度和数量不等的搅扰窄脉冲。假如将NQ脉冲经D5后直接作为D1的清零信号，则展宽脉冲的宽度将受搅扰窄脉冲的影响而不安稳，因为isp器材中触发器的清零操作进程是异步进行的。选用D4后，只要与计数时钟脉冲具有同步联系的那个进位脉冲，才能在D4的输出端构成清零脉冲。这样就彻底排除了那些搅扰窄脉冲的影响，然后确保了展宽脉冲宽度的安稳性和精确性。图2是这种脉冲展宽的时序仿真波形图。所用的器材是Lattice公司的ispLSI1032/883-64PIN的PGA封装器材。
2 依据CPLD器材脉冲展宽电路的特色
从上面的电路原理图和时序仿真波形图能够看出，运用isp器材构成的脉冲展宽电路具有如下特色：
(1)对输入脉冲信号的宽度适应能力较强。最窄能够到ns量级，因其仅与所选用的CPLD器材的作业速度有关。因而，特别适用于对窄脉冲雷达信号进行展宽。
(2)展宽脉冲的宽度能够依据需求恣意设定，亦可改动电路(例如与单片机相结合)使其做到现场实时主动加载。
(3)展宽脉冲的宽度安稳、精确。因无外接R、C守时元器材，其脉冲宽度仅与所选用的时钟频率和CPLD器材的功用有关。
(4)展宽脉冲的前沿与输入窄脉冲的前沿之间的延迟时刻根本稳定，即这个延迟时刻是信号从D1的时钟输入端到D1的输出端Q的延迟时刻。
(5)电路调试简略。当需求调整展宽脉冲的宽度时，不需替换元器材，只要将从头规划、仿真通往后的JED熔丝图文件，经过加载电缆当令加载到CPLD器材内即可。这在对电路进行高、低温等例行实验时变得极为简略、便利和高效。
从图1还能够看出，这种单稳态脉冲展宽电路发生的脉宽精度是小于+或-一个CP时钟周期。若要进步展宽脉冲宽度的精度，能够选用图3所示的改进型单稳态脉冲展宽电路，即在图１电路的基础上，将进入isp器材的时钟脉冲信号经反相器反相后，作为另一个相同脉宽操控电路的计数器的时钟脉冲。
这样，假如输入的窄脉冲在时钟脉冲的前半周期内抵达，则由D6、D7、D8组成的脉宽操控电路先开端计数；假如输入的窄脉冲在时钟脉冲的后半周期内抵达，则由D2、D3、D4组成的脉宽操控电路先开端计数。因为上下两个脉宽操控电路的时刻计数值是相同的，故先计数则先完毕，后计数则后完毕。两者之差为半个时钟周期值。展宽脉冲信号的宽度，始于输入窄脉冲的前沿，而止于两个脉宽操控电路中最早完毕守时计数的那个计数器的进位脉冲所发生的清零脉冲信号。因而，不论输入窄脉冲信号的前沿与时钟脉冲的相对时刻联系怎么，其输出展宽脉冲的宽度为脉宽操控电路的时刻计数值与输入窄脉冲的前沿加上时钟脉冲的前沿或后沿之差。虽然脉宽操控计数电路的时钟脉冲周期没有改动，但因为输入窄脉冲的前沿与操控计数电路时钟脉冲上升沿的最大时差只要半个时钟脉冲周期(留意：时钟脉冲信号的占空比为1:1)，故展宽脉冲信号的宽度差错小于＂+＂或-半个时钟脉冲周期。图4是图3所示电路的时序仿真波形图。
从时序仿真波形图中能够看到，前、后两个输入窄脉冲的前沿与对应的 展宽脉冲信号的前沿之间的延迟时刻是相同的。而展宽脉冲信号的后沿总是与两个脉宽操控计数电路中最早完毕计数的那个计数器的进位脉冲所发生的清零 脉冲信号相对应的。然后证明了选用图3所示电路所发生的脉冲信号的宽度精确度较图1所示之电路简直进步一倍。在外部条件不变的情况下，进步展宽脉冲信号精度的办法有多种，这儿不再逐个例举。
在CPLD器材中，能够将输入的窄脉冲展宽；当然，亦能够将输入的宽脉冲变窄；或使其具有象54HC123单稳态触发器那样的延时和可重触发功用。用CPLD器材能够完成常用单稳态电路的功用；用FPGA器材，相同能够完成上述功用。选用何种器材何种办法，首要看电路规划的技能指标，规划者所具有的规划环境和周围电路中所运用器材的类型。总归，跟着大规模%&&&&&%产品功用的不断进步、体积的不断减小和本钱的不断下降，依据CPLD器材规划的单稳态电路的功用将大大进步，这种单稳态电路的使用亦将越来越广泛。
