LPC2103之PLL寄存器

LPC2103之PLL寄存器

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// PLL操作相关的寄存器
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/* Phase Locked Loop (PLL) */
/* PLL操控寄存器*/
#define PLLCON(*((volatile unsigned char *) 0xE01FC080))//PLL操控寄存器
#define PLLCFG(*((volatile unsigned char *) 0xE01FC084))//PLL装备寄存器
#define PLLSTAT(*((volatile unsigned short*) 0xE01FC088))//PLL状况寄存器
#define PLLFEED(*((volatile unsigned char *) 0xE01FC08C))
//PLL feed寄存器，用于锁存PLLCON和PLLCFG

PLL Control register (PLLCON – 0xE01F C080)

PLL Configuration register (PLLCFG – 0xE01F C084)

PLL Status register (PLLSTAT – 0xE01F C088)

PLL modes

PLL Feed register (PLLFEED – 0xE01F C08C)

要使PLLCON和PLLCFG寄存器的当时设置有用，有必要先后向PLLFEED寄存器写入0xAA,0x55（此操作作为PLLCON和PLLCFG设置信息的锁存信号，在此锁存信号到来前PLL当时的设置纷歧定是PLLCON和PLLCFG寄存器的设置）。

PLL and Power-down mode

Power-down形式主动封闭并断开PLL衔接，Wake-up后不会主动康复PLL设置，有必要软件从头设置。

PLL frequency calculation

FOSC来自外部晶振的时钟频率
FCCOPLL当时操控的晶振频率
CCLKPLL输出频率（也是处理器的时钟频率）
M PLL在PLLCFG寄存器中设置的MSEL倍频系数值
P PLL在PLLCFG寄存器中设置的PSEL分频系数值

CCLK = M×FOSC或许CCLK = FCCO/ (2×P)
FCCO= CCLK×2×P或许FCCO= FOSC×M×2×P

FOSC的频率规模是10 MHz到25 MHz
CCLK的频率规模是10 MHz到Fmax
FCCO的频率规模是156 MHz到320 MHz

APB divider

APB分频器决议了处理器时钟（CCLK）和外设器材时钟（PCLK）之间的联系。APB分频器有两个效果。
首要，供给APB总线需求的外设PCLK，以使得它们可以在ARM处理器挑选的速度作业。为了到达这个意图，APB总线或许怠慢到处理器时钟的一半或许四分之一。
其次，当使用中处理器不需求外设作业时，APB分频器答应进行省电形式。

APBDIV寄存器，R/W，复位值为0x00，地址为0xE01FC100。