许多实践高速采样体系，如电气测验与丈量设备、生命体系健康监护、雷达和电子战对立等，不能接受较高的ADC转化差错率。这些体系要在很宽的噪声频谱上寻觅极端稀有或极小的信号。误报警或许会引起体系故障。因而，咱们有必要能够量化高速ADC转化差错率的频率和起伏。
CER与BER
首要，让咱们理清差错率描绘中的两大差异。转化差错率(CER)一般是ADC关于模仿电压采样的判别不正确的成果，因而，与转化器输入的满量程规划比较较，其相应的数字码也不正确。ADC的误码率(BER)也能描绘类似的差错，但就咱们的评论而言，咱们把BER界说为纯数字接纳过错;假如没有这种过错，那么转化的码数据便是正确的。这种状况下，正确的ADC数字输出未能被FPGA或ASIC等下流逻辑器材正确接纳到。代码犯错的程度及其呈现的频率便是本文余下部分要评论的内容。
只是阅览数据手册中的技术参数，或许难以把握ADC转化差错。运用转化器数据手册中的单个数据，当然能够对转化差错率进行某种估量，但该数据量化的究竟是什么呢?您无从判别多大的样本差错可被视为过错，无法确认实验丈量或仿真的置信度。有必要将“过错”界说限定在已知呈现频率所对应的起伏以内。
差错源
有多种差错源会形成ADC转化过错，内部和外部均有。外部差错源包含体系电源毛刺、接地反弹、反常大的时钟颤动和或许有错的操控指令。ADC数据手册中的建议和运用笔记一般会阐明避开这些外部问题的最佳体系布局做法。ADC内部差错源首要可归因于亚稳态或模仿域中各级之间的剩余处理传递，以及数字域和物理层中的输出时序差错。ADC规划团队在器材开发进程中有必要剖析这些应战。
图1. 关于满量程上模仿分辨率的各个位，抱负ADC样本都有单一数字输出(左图)。实践ADC输出行为的一个比如(右图)显现了与内部和外部噪声相关的某种含糊性。
在一组比较器中，当比较器基准电压准确等于或极端挨近待比较的电压时，便或许发生亚稳态状况。比较电压在起伏上越挨近基准电压，比较器作出全面判别所需的时刻就越长。假如二者之间的电压差十分小或为0，比较器或许没有满足的时刻来终究断定比较电压是高于仍是低于基准电压。当该样本的转化完结时，比较器输出或许处于亚稳第三态，而不是明晰地断定一个有用逻辑输出1或0。这种犹豫不定会触及整个ADC，或许引起转化过错。
图2. 关于满量程上模仿分辨率的各个位，抱负ADC样本都有单一数字输出(左图)。实践ADC输出行为的一个比如(右图)显现了与内部和外部噪声相关的某种含糊性。
在流水线型ADC架构中，还有其他潜在转化差错源，即在级间鸿沟传递处，剩余电压从上一级传送到下一级。例如，若两级之间有未校对的增益匹配差错，则剩余电压的传递会在后续级中发生差错。此外，担任将一个电压发送到下一ADC级的剩余DAC中的毛刺也或许在稍后的处理中引起意外的搅扰差错。任何无源元件中都存在的热噪声是一切ADC固有的噪声重量，它决议了ADC处理的肯定噪底。在具体测定ADC的进程中，有必要审视和量化一切这些或许的差错源，保证转化器运转时没有任何落差。
噪声重量
折合到输入端的噪声是ADC转化缺点的一个固有重量，其间包含ADC输入端的热噪声。常常运用ADC输入端开路或浮空状况下的数字输出码直方图来对其进行量化。ADC数据手册一般会阐明并显现此噪声。下面的图形给出了此噪声起伏的比如，其在本例中为[N] ±11。
图3. 输入端开路或浮空时，抱负ADC会采样输出一个中心电平失调码，如左边直方图所示。实践ADC会有折合到输入端的噪声，其在对数尺度上应表现为高斯形状的曲折直方图(右侧)。
ADC的积分非线性(INL)是ADC满量程输入规划内实践样本编码相关于抱负输出的传递函数。ADC数据手册一般也会阐明此信息并给出其曲线。与抱负编码的最大差错一般用某一数量的LSB来表明。下面是INL曲线示例。尽管它反映了一定量的肯定差错，但在大部分16位或稍低分辨率的高速ADC中，INL一般只要0到3个码。它不是转化器实践差错率的首要奉献要素。
图4. INL曲线示例，在一切ADC编码上丈量，与抱负样本比较，最大差错为±1 LSB或±1个码，对ADC转化差错而言基本上可忽略不计。
测验办法
针对长时刻CER检测，测验办法能够运用十分低的ADC输入频率(相关于时钟速率而言)。在任何两个相邻样本点之间构成一条直线，正弦波斜率可近似为该直线的斜率。类似地，略高于采样速率的输入频率会混叠为低频。关于这种状况，有一个可猜测的抱负解决方案能让各相邻样本处于前一样本的±1个码内。输入信号频率和编码采样时钟频率有必要确认，坚持可猜测的相位对齐。假如此相位不是安稳值，对齐就会异相，丈量数据将没有用途。因而，为了核算抱负转化成果，样本(N + 1) –sample(N)应相差一个码，起伏不超越1。
一切ADC固有的可猜测小转化差错源包含积分非线性、输入噪声、时钟颤动和量化噪声。一切这些噪声奉献都能够累加以取得最差限值，若超越此限值，差错将被视为来自两个相邻转化样本。16位ADC的输出编码数是12位转化器的24或16倍。因而，该扩展分辨率会影响用于约束转化差错率测验的编码数。在其他一切都相一起，16位ADC的限值将被12位ADC宽16倍。
可运用ADC内置自测(BIST)功用并依据热噪声、时钟颤动和其他体系非线性来确认差错阈值。当超越差错限值时，可在ADC内核中符号特定样本及其对应的样本数和差错起伏。运用内部BIST的一大优点，是它将差错源界定在ADC内核自身，排除了专归于数字数据传输输出的接纳位过错引起的差错。一旦清晰差错阈值，便可履行触及ADC、链路以及FPGA或AS%&&&&&%的完好体系丈量，以便确认全重量CER。
图5. ADC转化差错率与其热噪声的联系一般只能经过晶体管级电路仿真取得。上图为一个12位ADC的示例图，要完成10-15的CER，其有必要能接受8 Σ的热噪声
现在看看怎么核算热噪声奉献：
SNR = 20log(VSIGNAL/VNOISE)
VNOISE = VSIGNAL × 10^(–SNR/20)
为得出ADC的均方根噪声，有必要调整VFULLSCALE：
VNOISE = (VFULLSCALE/(2 × (2) × 10^(–SNR/20)
运用以下公式核算AD9625的热噪声限值，它是一款12位2.6 GSPS ADC，规划满量程规划(FSR)为1.1 V，SNR为55，2.508 MHz混叠输入 频率。
热噪声限值= 8 ×VINpp ×10 ^ (SNR/20)/2√(2)
= 3.39 mV ~ ±12个码
本例中，关于10-15差错限值，单单热噪声的8Σ散布就能奉献最多±12个码。这应针对ADC的折合到输入端总噪声丈量进行测验。留意：数据手册中的折合到输入端噪声或许不是依据满足大的样本规划(用于10-15测验)而测得的。折合到输入端噪声包含一切内部噪声源，包含热噪声。
为了清晰边界以尽或许包含一切噪声源，包含测验设备，咱们运用内部BIST来丈量差错起伏散布。运用AD9625的内部BIST，以2.5 GSPS运转，混叠AIN频率为80 kHz，挨近ADC满量程，运用标称电源和温度条件履行CER丈量，为期20天。
假定模仿电压转化为数字表明的一切ADC处理都是抱负的。数字数据依然需求准确传输，并在信号链的下流FPGA或AS%&&&&&%中的下一级处理中准确接纳。这一级的数字紊乱一般由位过错或误码率来界说。但是，ADC的数据眼图输出的归纳特功能够在PCB走线结尾直接丈量，并与JESD204B接纳器眼罩比较，然后十分好地了解输出质量。
在1 Σ内以2.6 GSPS运转时，为了建立10-15的CER，10的15次方个样本，需求让此测验接连运转4.6天。关于更大的Σ，要建立更高的置信度，此测验需求运转更长时刻。测验需求十分安稳的测验环境和洁净的电源。被测转化器的电压源如有任何毛刺未被按捺，将导致丈量过错，测验将不得不从头再来。
可运用一个FPGA计数器来记载两个相邻样本的起伏差超越阈值的状况，把该样本算作一次转化过错。计数器有必要累计整个测验期间的过错总数。为了保证体系的作业行为契合预期，差错起伏和抱负值也应记载在直方图中。测验所需时刻取决于采样速率、希望的测验转化差错率和置信度要求。小于10-15的CER和95%的置信度至少需求接连测验14天。经过外推到实测值以外能够估量CER，但置信度会下降。
丈量ADC的CER是一个花费时刻的进程，您或许会想，是否能够依据已知丈量成果进行外推。好消息是能够这样做。但是，有利必有弊，读者要擦亮眼睛。当咱们不断地运用这种办法对差错率进行合理的数学估量时，估量的置信度会越来越低。例如，若置信度不到1%，那么知道10-18的差错率或许也没有什么用。
关于任何给定样本，转化差错阈值或许累计到达4或5个LSB。依据ADC分辨率、体系功能和运用的差错率要求，该值的巨细或许略有不同。运用此差错带与抱负值进行比较后，超出此限值的样本将被视为转化过错。ADC的差错带可经过调整阈值并监督典型功能数据来测验。最终运用的测验限值为缺点的均方根和，其间首要是ADC热噪声。
采样值相关于抱负值的测验数据直方图类似于离散式泊松散布图。泊松散布与二项式散布的首要差异在于，泊松散布没有固定的实验次数。相反，它运用固定的时刻或空间距离，并记载其间的成功次数，这与上述CER测验办法类似。记载到的任何样本如超出依据抱负值算得的差错限值，就会被视为真实的码过错。
图6. 运用ADC样本与抱负输出码比较较的长时刻直方图，咱们能够检测任何超出核算限值的差错。该直方图类似于泊松散布图。
体系
懂得单个转化器的CER之后，咱们便可核算一个包含许多转化器的高档同步体系的差错率。许多体系工程师会问：在一个运用很多ADC的大型杂乱体系中，累积ADC转化差错率将是多少?
因而，关于高档多信号收集体系，第二考虑事项便是确认一系列(而不是某一个)转化器的转化差错率。乍看之下，这似乎是一个令人怯步的使命。走运的是，测得或算得单个ADC的CER之后，将此差错率外推到多个ADC并不是那么困难。这样，函数就变成依据体系所用转化器数目的概率扩张方程。
首要，求出单个转化器不发生过错的概率。它仅比1略小一点，即1减去差错率值(1–CERSINGLE)。其次，体系中有多少个ADC，便将该概率自乘多少次，即(1–CERSINGLE)#ADCs
最终，将1减去上述值，便可得出体系会犯错的差错率。咱们得到以下方程：
CERMULTIPLE =1-(1–CERSINGLE)#ADCs
考虑一个运用99个ADC，单个ADC的CER为10-15的体系。
1 – CERSINGLE = 0.999****999999
CERMULTIPLE = 1 – (0.999****999999) 99
= 9.899****99951****00000799095 × 10–14 (~about 10–13)
能够看出，现在的CERMULTIPLE值简直比CERSINGLE(10-15)大100倍。由此能够得知，含有99个ADC的体系的转化差错率大致等于单个ADC的CER乘以体系中的ADC数量。从根本上说，它高于单个ADC的转化差错率，既受单个ADC转化差错率的约束，也受体系所用转化器数量的约束。因而，咱们能够得出结论：包含许多ADC的体系与单个ADC比较，总转化差错率会明显进步。
图7. 运用多个转化器的体系的CER正比于单个转化器的CER乘以ADC数量。
确认ADC转化差错或许很困难，但仍是可完成的。第一步是确认体系中的转化差错大致有多大。然后需求确认一组恰当的有界差错限值，包含预期ADC操作的非线性良性源。最终，特定丈量算法可完成大部分或悉数测验。丈量成果可外推到测验边界之外，以取得额定的近似。
