ADC不同类型数字输出深解
在当今的模数转化器(ADC)范畴，ADC制造商首要选用三类数字输出。这三种输出分别是：互补金属氧化物半导体(CMOS)、低压差分信号(LVDS)和电流形式逻辑(CML)。每类输出均依据采样速率、分辨率、输出数据速率和功耗要求，依据其工作方法和在ADC规划中的典型运用方法进行了论说。本文将评论怎么完结这些接口，以及各类输出的实践运用，并评论挑选和运用不同输出时需求留意的事项。此外还会给出关于怎么处理这些输出的一般攻略，并评论各类输出的好坏。
基本知识
运用数字接口时，不管何种数字输出，都有一些相同的规矩和事项需求考虑。首要，为完结最佳端接，接收器(FPGA或ASIC)端最好运用真实的电阻终端。接收器端的反射或许会损坏体系的时序预算。运用CMOS和LVDS输出时，假如体系中有多个ADC，不要运用来自某个ADC的DCO(数据时钟输出)，不然或许导致时序过错以及接收器不恰当地捕捉数据。在两个ADC之间需求坚持准确时序的I/Q体系中，这点特别要留意。即便两个ADC坐落同一封装中，也需求针对各ADC运用恰当的DCO输出，然后坚持准确的时序联系。另一个需求留意的重要参数是数据格式。有必要保证ADC和接收器选用同一数据格式(二进制补码或偏移二进制)。此外，数据转化速度也很重要。跟着数据速率前进，接收器能够正确捕捉数据的间隔减小，原因是互连和电缆带宽约束，以及由此引起的符码间搅扰等问题。这些仅仅为什么有必要将互连视作传输线路的其间几个原因。以这种方法处理互连并了解传输线路的特性很重要。当数据速率前进时，以这种方法了解互连变得愈加重要。有必要保证导线尺度正确，而且信号层与回来层之间的距离恰当。此外还有必要挑选具有安稳介电特性的电路板资料，使得走线特性在整个互连长度上的动摇尽或许小。抱负情况下，传输线路能够传播到无量远处，但在实践运用中，这显然是不或许的。集肤效应、电介质损耗和辐射损耗等要素全都会影响传输线路参数，下降信号质量。因而，有必要以正确的物理参数恰当规划传输线路，而且保证发送器与接收器的阻抗匹配。这样做能够节约电能，并将最高质量的信号传输给接收器。
关于CMOS，咱们所需求了解的
运用CMOS输出时，有多个方面需求考虑。首要考虑逻辑电平的典型开关速度(约1V/ns)、输出负载(每个门约10pF)和充电电流(每路输出约10mA)。应当选竭尽或许小的容性负载，使充电电流最小。这能够利竭尽或许短的走线仅驱动一个门来完结，最好没有任何过孔。此外还能够运用阻尼电阻来尽量下降充电电流。之所以有必要将这些电流降至最小，是因为它们会敏捷叠加。例如，一个四通道14位ADC的瞬态电流或许高达14 x 4 x 10 mA = 560 mA!串联阻尼电阻有助于按捺如此大的瞬态电流，下降输出瞬态效应发生的噪声，然后避免输出在ADC中形成额定的噪声和失真。
图1. 带阻尼电阻的CMOS输出驱动器。
阻尼电阻和容性负载的时刻常数应小于输出数据速率周期的大约10%。例如，假如运用采样速率为80 MSPS的ADC，各CMOS输出端的容性负载为10 pF，则时刻常数应为12.5 ns的大约10%，即1.25 ns。因而，阻尼电阻R能够设置为100Ω，这个阻值很简单取得，而且满意时刻常数条件。挑选更大的R值或许会下降输出数据树立时刻功能，并搅扰接收器端正常的数据捕捉。ADC CMOS输出端的容性负载只能是单门负载，不管怎么都不该直接连接到高噪声数据总线。要连接到数据总线，应运用一个中心缓冲寄存器，然后将ADC CMOS输出端的负载降至最低。跟着CMOS输出的数据速率前进，瞬态电流也会增大，导致更高的功耗。CML的长处是：因为数据的串行化，所以关于给定的分辨率，它需求的输出对数少于LVDS和CMOS驱动器。JESD204B接口标准所阐明的CML驱动器还有一个额定的优势，因为当采样速率前进并提高输出线路速率时，该标准要求下降峰峰值电压水平。
ADC规划应战：从高功能转向低功耗
新的运用需求不断推进模仿技能的开展：功能越来越高，集成度不断前进。ADC产品作为模仿IC的重要成员，在契合上述开展的趋势下，还存在本身的特色。
当运用“巧克力”手机时，不必按键只用轻触那泛着深红色光的区域，你是否知道%&&&&&%感应技能改变了你的体会;当看到那小小的骑车机器人“村田顽童”能够行进、后退、爬坡而且停而不倒时，你是否知道其间运用了多种传感器以检测各个方向的歪斜视点和勘探路途情况;当你惊叹残疾人能够自若地操控假肢完结杂乱动作时，你是否知道与假肢相连的勘探器能够检测人体肌肉的最纤细运动然后完结对假肢的操控;或许你并没有留意到用手机通话时显示屏会主动封闭以便下降功耗，这是手机检测到显示屏被物体(例如耳朵)遮住时的操作……一切这些都标明：用户体会推进半导体和技能创新的前进，并在一起对模仿IC的功能提出更高要求。
一起，电子器件的集成度越来越高，例如AD9271在单一芯片上集成了一个完好的8通道超声接收器，其间的一个通道就包括低噪声放大器(LNA)、可变增益放大器(VGA)、抗混叠滤波器(AAF)和12位 ADC。尽管集成是大趋势，可是还需求考虑本钱，客户需求，技能要求，工艺开展等许多要素。ADI大我国区资深业务经理周文胜说，“当功能指标要求特别高时，选用集成的计划并不正确;市场上需求什么样的芯片，芯片供货商就应该为完结这个体系去做一些相应的规划，ADI的‘智能切割’概念便是着重哪些功能模块应该集成，哪些功能模块要分敞开，最终使规划到达最契合客户的要求，也契合技能要求。把一切的芯片集成在一起，当工艺都相同时，全体BOM能够下降;但当各芯片工艺不相同时，假如硬要把它们集成在一起或许会形成整个BOM上升。”
模数转化器(ADC)作为模仿IC的一种，也相同适应上述模仿IC的开展趋势，可是它还遵从本身开展的规则。从开始的11位分辨率、50 kSps采样速率和500 W功耗的SAR型ADC到现在的16位分辨率、1MSps采样速率而且仅7 mW功耗的ADC AD7980， ADC的功能现已取得了巨大前进。现有ADC存在7种结构：falsh, half-flash, folding, SAR, pipelined, sigma-delta和不知道结构。其间piplined和不知道结构具有最佳的全体功能，所以它们十分合适例如无线收发器运用和军用等高功能要求的运用;SAR ADC具有最宽的采样速率，尽管它不是最快的，但因为低本钱和低功耗使其很受欢迎。Sigma-delta ADC具有最高的分辨率，可是采样速度较低，从kSps到MSps;而flash ADC因为其并行结构具有最高采样速率可达GSps，可是因为非线性使其分辨率约束在8位以内。
在进行ADC功能比较时一般运用品质因数：P=2B×fs和F=(2B×fs)/Pdiss，其间B是SNR比特数，fs是采样速率;Pdiss是功耗。文献1以为，在开发高功率功率的ADC规划上取得了明显前进，可是，ADC的分辨率和速度的乘积P在1993年~1999年的6年中几乎没有前进。文献[2]针对4家首要%&&&&&%制造商(ADI, Maxim, NS和TI)的ADC产品的3个通用功能指标(采样速率、分辨率和功耗)剖析后以为：上述P并不是稳定的，而是在低采样速率下部分P有一些改进;在高采样速率下部分P有必定下降(见图1)。
Sigma-delta和flash转化器是上述7中结构中仅有的F随时刻下降的两种结构。这两种ADC针对特定要求，只要较窄的运用规模，它们都需求献身更多的功耗用于完结更高功能，这导致了F的下降。余下的SAR, pipelined等5种结构满意速度和分辨率的中等运用要求，因而能取得更高的F。二十多年来，ADC技能的开展一向被新运用推进，然后促进P的添加。尽管UWB，OFDM和雷达体系等运用推进ADC功能极限开展，ADC规划的首要应战现已从功能扩展转向下降功耗，这一应战在移动通讯和SDR运用中尤为杰出。
