1．导言
现在，逆变器在许多范畴有着越来越广泛地运用。对逆变器的研讨具有十分重要的含义和宽广的工程运用远景。常见逆变技能的操控办法大致分为开环操控的载波调制办法和闭环操控的盯梢操控办法。盯梢操控办法归于闭环操控，闭环反应中的检测环节需要与高压主电路彼此阻隔，防止高压侧电磁噪声对操控电路的窜扰。高功能的盯梢型逆变器对反应量的实时性要求很高，因而要求反应环节具有高速阻隔传输模仿信号的才能。
现在，最常用的阻隔技能能够分为线性阻隔和数字阻隔。线性阻隔器存在温度漂移、线性度差，鲁棒性弱的问题，很难满意宽频带高精度的阻隔传输要求。在现代盯梢操控用逆变器范畴中大多选用数字化操控，如果在高压侧将模仿质变成数字量，再经过高速阻隔芯片传输数字量，则既防止了模仿量阻隔传输所存在的问题，又满意数字化操控的要求。因而，本文研讨规划了一种依据高速阻隔芯片的高速串行阻隔型ADC。该数字阻隔型ADC频带宽，延时小，安稳性高而且电路结构简略。运用FPGA作为操控器，很好地完成了模数转化和阻隔传输。
2．阻隔模块根本作业原理
2.1 工程布景介绍
如图(1)所示为依据RC检测的盯梢操控原理框图。FPGA经过高速阻隔芯片操控高速串行ADC，将电容电压实时地转化成数字量，经过阻隔芯片把数字量读回到FPAG。经过这个高速阻隔型ADC，即图(1)中虚线框中的部分，实时采样盯梢电压波形，依据特定的盯梢操控算法发生相应的SPWM操控信号驱动半桥主电路。假定逆变单元的开关频率为10KHz,最小占空比为10％，依照香农定理ADC采样频率至少为200KHz,在工程运用中一般留有7～10倍余量，所以高速ADC的采样频率应该在1MHz左右。MAX1072为10位单极型串行ADC，能够完成1.8MHz采样频率。可见MAX1072在采样频率和输出精度方面均满意盯梢操控的要求。一起，选用串行ADC操控引脚少，占用操控器I／O端口少，所需阻隔芯片少，电路结构简略可靠性高。阻隔芯片选用ISO721D，其传输带宽可达150MHz。
2.2 高速数字阻隔型ADC完成原理
本论文首要研讨高速阻隔型ADC的完成计划，即图(1)中虚线框内的部分。此部分原理示意图如图(2)所示。图中由FPGA发生两路输出信号别离为Clk1和Sta1。Clk1经过阻隔芯片输出信号Clk作为串行ADCMax1072的时钟信号其频率为24MHz。Sta1经过阻隔芯片输出信号Sta作为ADC的发动操控信号其频率为1.5MHz。ADC的转化成果为Data信号，经阻隔芯片输出Data1信号送回FPGA。
各信号相位联系如图(3)所示。其间，信号A，B,C,Dclk顺次为Clk,Sta,Data和FPGA内部移位寄存器的时钟信号，完成将每一位串行数据进行存储。信号B的下降沿发动ADC进行转化，t0～t1时刻段内为ADC转化时刻，第四个Clk上升沿输出数字量的最高位，经4nS后安稳。顺次在每个时钟信号Clk的上升沿发生数字量的下一位，在每个Dclk的上升沿将串行数据锁存在移位寄存器中。在LSB之后还有两位无效位别离为S1和S0。发动信号延时3个Clk，再进行下一次发动。
图(4)为运用FPGA完成的操控阻隔型ADC的软核原理描绘图。FPGA发生一路频率为24MHz的Clk,信号经过阻隔芯片即为图(3)中的信号A，此信号直接输出作为Max1072的时钟信号。Clk1一起也作为发动信号的时钟信号。运用一个16进制计数器对Clk1进行计数发生信号Sta1经过阻隔芯片即为图(3)中的信号B。Sta1高电平保持3个Clk1低电平保持13个Clk1。所以Sta1的作业频率为1.5MHz，占空比为12.5％。由Sta1信号的下降沿发动别的一个13进制计数器计数，发生信号经阻隔芯片即为如图(3)中所示的信号Dclk。此信号作为移位寄存器的时钟信号，将10位串行数据顺次移入寄存器。最终一个时钟信号发动锁存器将串行数据转化成为并行数据锁存在输出端供FPGA内部进行盯梢操控算法运用。
3．试验成果
如图(5)所示，为FPGA操控Max1072的时序试验波形图参阅基准电压为2.5V。图中信号Sta，Clk，Dclk别离对应图(3)中信号A，B，D。从试验成果可见Max1072的时钟频率为24MHz，发动转化信号频率为1.5MHz，与ADC时序要求彻底符合。
图(6)为阻隔前后两路信号的比较状况。波形S为输入模仿信号，频率为10KHz。为调试便利外接了改写频率为1MHz的双极型DAC。经ADC阻隔采样再经过DAC将数字量转化成为模仿量即图(6)中波形P。可见数字阻隔型ADC作业正常，开始验证了该计划的可行性。
图(7)为参加阻隔模块后的盯梢操控原理性试验的盯梢波形。高压侧电磁搅扰对操控电路的影响有很大程度地削弱。这为完成高功能的逆变单元供给了可能性。
4．定论与展望
经过试验验证了本文规划的依据高速串行模数转化器Max1072和高速阻隔芯片ISO721D的数字化阻隔计划的可行性。运用FPGA作为操控器开始验证了阻隔模块操控时序的正确性，为盯梢型逆变单元的检测环节供给了阻隔计划，有用的按捺了高压侧对操控电路的噪声窜扰。可是，因为所选DAC的功能偏低，因而没有进行更高频率信号的测验。这将在今后的作业中进一步验证和完善。
