高速数字规划人员面对的一个应战便是处理其电路板上的过冲、下冲、错配阻抗振铃、颤动散布和串扰问题。这些问题都可归入信号完好性领域。许多高速规划人员都运用输入/输出缓冲信息规范 (IBIS) 建模言语来预见并处理信号完好性问题。该建模言语自 20 世纪 90 时代以来便得到广泛的运用，并已开展成为一种正式的规范：EIA-ANSI 656-B。IBIS 论坛2008 年 8 月发布的第 5 版规范依然盛行。IBIS 运用电流-电压 (I-V) 和电压-时刻 (V-t) 数据表来描绘某个器材的 I/O 引脚特性。厂商们经过仿真或丈量其器材 I/O 单元生成这些表。
关于那些现在高达 20 Gbits/秒时钟频率的高速规划来说，我能够了解关于这类体系仿真东西的需求。IBIS 使得 SPICE仿真选项显得不那么重要，由于仿真时刻大大缩短，而且具有相同的准确度。我所说的 IBIS 仿真时刻更短，是相关于一个大型 PCB 体系需求数天或数周时刻来完结一次晶体管级 SPICE 仿真而言的，其履行一次 IBIS 仿真只需数分钟或几小时的时刻。经过一次 IBIS 仿真，您能够生成许多传输线响应和眼图。
IBIS格局现已表明晰其在高速运用职业中的价值。可是，它让我真实感到吃惊的当地是广大客户现在正要求供给对更低频率器材(例如：低于 40 MHz 的时钟器材)的 IBIS 支撑。开始，我以为组件工程师们一向企图规范化其校验表。现在，我并不那么确认了。即便在更低频率下，咱们也面对许多信号完好性问题，这是由于数字信号边际速率。这些快速边际速率担任振铃的时钟信号，然后引起一条指令乃至 ADC 突发 2 增益的错译。IC 厂商具有十分老练的 SPICE 仿真宏模型，可用于精细器材，可是他们正紧跟咱们的 IBIS 数字 I/O 模型库。图 1 描绘了一个 IBIS 模型仿真十分有用的比如。
图 1 ADC 处理器时钟信号 (CH3) 和处理器上 ADC 的数据信号 (CH12)。可在线获取该体系的结构图。
图 1 中，规划人员并未留意线路阻抗。该图显现了体系中 ADC 的测得成果。ADC 和处理器均坐落其各自的板上，规划人员仅仅简略地经过一条 1 米长的 CAT-5 双绞线将两块板连接到一同。在图 1 中，处理器的时钟信号频率 (CH3) 为 2.25 MHz。该 ADC 运用这一信号来将数据传输同步回处理器 (CH2)。
开始，规划人员以为这两个器材之间的慢时钟速度不会引起端接问题。可是，时钟和数据信号端接方法会构成许多超出规则高电平和低电平阈值(过冲和下冲)的信号，存在过错边际(振铃)的信号并下降操作余量(弱化眼图)的信号。
IBIS仿真来帮助!在您将电路实现为硬件曾经可节省时刻并下降成本。在进行原型规划曾经，您对某种规划进行仿真时，厂商供给的 IBIS 模型以及您电路板的模型都是您东西箱中有用的东西。信号完好性问题对您的高速体系和低速体系都会产生影响。使用前期阶段的仿真电路剖析，您能够给您的体系施加许多不同的条件，以避免并检测常见信号完好性问题。
