以QuartusII13.0EDA软件为例，介绍Verilog文本输入的EDA规划流程。
1．首先在D盘或G盘等新建一个文件夹，用英文字母命名，例如树立文件夹SY1。
FPGA工程目录 ： dev： 工程树立在此文件夹，工程设置
core:IP核保存区
src：用户代码保存区
sim：testbench仿真测验文件
doc：规划参阅文档
然后翻开QuartusII软件，挑选File/New Project Wizard，指定作业目录，指定工程和顶层规划实体；留意：作业目录名不能有中文。如图4-3所示。
图4-3 新建工程 图4-4 增加规划文件
2．增加规划文件。将规划文件参加工程中。单击“Next”，假如有现已树立好的Verilog等文件能够在File name中挑选途径然后增加，或许挑选Add All增加一切能够增加的规划文件（.VHDL ，.Verilog原理图等）。假如没有直接点击“Next”，等树立好工程后再增加也可，这儿咱们暂不增加，如图4-4所示。
3．挑选FPGA器材。EP4CE22F17C8器材挑选如下：（Family挑选CycloneⅣE，Available device选EP4CE22F17C8，Packge挑选FBGA，PinCount 挑选256，Speedgrade挑选8）；EP3C80F484C8器材挑选如下：（Family挑选CycloneIII，Available device选EP3C80F484C8，Packge挑选FBGA，PinCount 挑选484，Speedgrade挑选8）；笔者至今就用过这两种。如图4-5所示，点击“Next”。
图4-5 挑选器材 图4-6 挑选仿真器
4．挑选外部归纳器、仿真器和时序分析器。Quartus II支撑外部东西， Quartus II 9.1以上版别软件没有自带的仿真东西， simulaTIon挑选Modelsim-Altera， Format:Verilog，则选用Modelsim仿真，如图4-6所示，挑选完毕后，单击“Next”。
单击“Next”，弹出“工程设置计算”窗口，上面列出了工程的相关设置状况。最终单击“Finish”，完毕工程设置。
5．新建原理图/文本文件。假如在树立工程时没有增加规划文件，这时需求新建文件。点击“file”点击“new”挑选，假如挑选原理图输入，挑选BlockDiaqram/SchemaTIc File，如图4-7所示。假如挑选Verilog文本输入，挑选Verilog HDL File，如图4-8。
