高速PCB规划攻略之三
第一篇 改善电路规划规程进步可测验性
跟着微型化程度不断进步，元件和布线技能也取得巨大开展，例如BGA外壳封装的高集成度的微型IC，以及导体之间的绝缘间隔缩小到0.5mm，这些仅是其间的两个比方。电子元件的布线规划办法，对往后制作流程中的测验能否很好进行，影响越来越大。下面介绍几种重要规矩及有用提示。
经过恪守必定的规程（DFT-Design for Testability，可测验的规划），能够大大削减出产测验的预备和施行费用。这些规程现已过多年开展，当然，若选用新的出产技能和元件技能，它们也要相应的扩展和习惯。跟着电子产品结构尺度越来越小，现在呈现了两个特别有目共睹的问题：一是可触摸的电路节点越来越少；二是像在线测验（In-Circuit-Test）这些办法的运用遭到束缚。为了处理这些问题，能够在电路布局上采纳相应的办法，选用新的测验办法和选用立异性适配器处理方案。第二个问题的处理还触及到使原本作为独立工序运用的测验体系承当附加使命。这些使命包括经过测验体系对存储器组件进行编程或许施行集成化的元器材自测验（Built-in Self Test，BIST，内建的自测验）。将这些进程转移到测验体系中去，总起来看，仍是发明了更多的附加价值。为了顺畅地施行这些办法，在产品科研开发阶段，就有必要有相应的考虑。
1、什么是可测验性
可测验性的含义可理解为：测验工程师能够用尽或许简略的办法来检测某种元件的特性，看它能否满意预期的功用。简略地讲便是：
l 检测产品是否契合技能规范的办法简略化到什么程度？
l 编制测验程序能快到什么程度？
l 发现产品毛病全面化到什么程度？
l 接入测验点的办法简略化到什么程度？
为了到达杰出的可测验有必要考虑机械方面和电气方面的规划规程。当然，要到达最佳的可测验性，需求支付必定价值，但对整个工艺流程来说，它具有一系列的优点，因而是产品能否成功出产的重要条件。
2、为什么要开展测验友爱技能
曩昔，若某一产品在上一测验点不能测验，那么这个问题就被简略地推移到直一个测验点上去。假如产品缺点在出产测验中不能发现，则此缺点的辨认与确诊也会简略地被推移到功用和体系测验中去。
相反地，今日人们企图尽或许提早发现缺点，它的优点不仅仅是本钱低，更重要的是今日的产品十分杂乱，某些制作缺点在功用测验中或许底子查看不出来。例如某些要预先装软件或编程的元件，就存在这样的问题。（如快闪存储器或ISPs：In-System Programmable Devices体系内可编程器材）。这些元件的编程有必要在研制开发阶段就方案好，而测验体系也有必要把握这种编程。
测验友爱的电路规划要费一些钱，可是，测验困难的电路规划费的钱会更多。测验自身是有本钱的，测验本钱跟着测验级数的添加而加大；从在线测验到功用测验以及体系测验，测验费用越来越大。假如越过其间一项测验，所耗费用乃至会更大。一般的规矩是每添加一级测验费用的添加系数是10倍。经过测验友爱的电路规划，能够及早发现毛病，然后使测验友爱的电路规划所费的钱迅速地得到补偿。
3、文件材料怎样影响可测验性
只需充沛使用元件开发中完好的数据材料，才有或许编制出能全面发现毛病的测验程序。在许多状况下，开发部分和测验部分之间的密切协作是必要的。文件材料对测验工程师了解元件功用，拟定测验战略，有无可争议的影响。
为了绕开缺少文件和不甚了解元件功用所发生的问题，测验体系制作商能够依托软件东西，这些东西依照随机原则主动发生测验形式，或许依托非矢量比较，非矢量办法只能算作一种权宜的处理办法。
测验前的完好的文件材料包括零件表，电路规划图数据（首要是CAD数据）以及有关务元件功用的详细材料（如数据表）。只需把握了一切信息，才或许编制测验矢量，界说元件失效款式或进行必定的预调整。
某些机械方面的数据也是重要的，例如那些为了查看组件的焊接是否杰出及定位是否所需求的数据。终究，关于可编程的元件，如快闪存储器，PLD、FPGA等，假如不是在终究设备时才编程，是在测验体系上就应编好程序的话，也有必要知道各自的编程数据。快闪元件的编程数据应完好无缺。如快闪芯片含16Mbit的数据，就应该能够用到16Mbit，这样能够防止误解和防止地址抵触。例如，假如用一个4Mbit存储器向一个元件仅仅供给300Kbit数据，就或许呈现这种状况。当然数据应预备成盛行的规范格局，如Intel公司的Hex或Motorola公司的S记载结构等。大大都测验体系，只需能够对快闪或ISP元件进行编程，是能够解读这些格局的。前面所说到的许多信息，其间许多也是元件制作一切必要的。当然，在可制作性和可测验性之间应清晰差异，由于这是彻底不同的概念，然后构成不同的条件。
4、杰出的可测验性的机械触摸条件
假如不考虑机械方面的底子规矩，即便在电气方面具有十分杰出的可测验性的电路，也或许难以测验。许多要素会束缚电气的可测验性。假如测验点不行或太小，探针床适配器就难以触摸到电路的每个节点。假如测验点方位差错和尺度差错太大，就会发生测验重复性欠好的问题。在运用探针床配器时，应留心一系列有关套牢孔与测验点的巨细和定位的主张。
5、最佳可测验性的电气条件条件
电气条件条件对杰出的可测验性，和机械触摸条件相同重要，两者缺一不行。一个门电路不能进行测验，原因或许是无法经过测验点触摸到发动输入端，也或许是发动输入端处在封装壳内，外部无法触摸，在原则上这两状况相同都是欠好的，都使测验无法进行。在规划电路时应该留意，但凡要用在线测验法检测的元件，都应该具有某种机理，使各个元件能够在电气上绝缘起来。这种机理能够凭借于制止输入端来完结，它能够将元件的输出端操控在静态的高欧姆状况。
虽然简直一切的测验体系都能够逆驱动（Backdriving）办法将某一节点的状况带到恣意状况，可是所触及的节点最好仍是要备有制止输入端，首要将此节点带到高欧姆状况，然后再“陡峭地”加上相应的电平。
相同，节拍发生器总是经过发动引线，门电路或插接电桥从振荡器后边直接断开。发动输入端决不行直接与电路相连，而是经过100欧姆的电阻与电路衔接。每个元件应有自己的发动，复位或操控引线脚。有必要防止许多元件的发动输入端共用一个电阻与电路相连。这条规矩关于ASIC元件也适用，这些元件也应有一个引线脚，经过它，可将输出端带到高欧姆状况。假如元件在接通作业电压时可施行复位，这关于由测验器来引发复位也是十分有协助的。在这种状况下，元件在测验前就能够简略地置于规矩的状况。
不用的元件引线脚相同也应该是可触摸的，由于在这些当地未发现的短路也或许构成元件毛病。此外，不用的门电路往往在往后会被使用于规划改善，它们或许会改接到电路中来。所以相同重要的是，它们从一开端就应经过测验，以确保其工件牢靠。
6、改善可测验性
运用探针床适配器时，改善可测验性的主张
套牢孔
l 呈对角线装备
l 定位精度为±0.05mm （±2mil）
l 直径精度为±0.076/-0mm （+3/-0mil）
l 相关于测验点的定位精度为±0.05mm （±2mil）
l 脱离元件边际间隔至少为3mm
l 不行穿通触摸
测验点
l 尽或许为正方形
l 测验点直径至少为0.88mm （35mil）
l 测验点巨细精度为±0.076mm （±3mil）
l 测验点之间间隔精度为±0.076mm （±3mil）
l 测验点间隔尽或许为2.5mm
l 镀锡，端面可直接焊接
l 间隔元件边际至少为3mm
l 一切测验点应或许处于插件板的反面
l 测验点应均匀布在插件板上
l 每个节点至少有一个测验点（100％通道）
l 备用或不用的门电路都有测验点
l 供电电源的多外测验点散布在不同方位
元件标志
l 标志文字同一方向
l 类型、版别、系列号及条形码清晰标识
l 元件称号要清晰可见，且尽或许直接标在元件近旁
7、关于快闪存储器和其它可编程元件
快闪存储器的编程时刻有时会很长（关于大的存储器或存储器组可达1分钟）。因而，此刻不容许有其它元件的逆驱动，不然快闪存储器或许会遭到危害。为了防止这种状况，有必要将一切与地址总线的操控线相连的元件置于高欧姆状况。相同，数据总线也有必要能够被置于阻隔状况，以确保快闪存储器为空载，并可进行下步编程。
体系内可编程元件（ISP）有一些要求，如Altera，XilinX和Lattuce等公司的产品，还有其它一些特殊要求。除了可测验性的机械和电气条件条件应得到确保外，还要确保具有编程和确证数据的或许性。关于Altera和Xilinx元件，运用了连串矢量格局（Serial Vector Format SVF），这种格局近期简直已开展成为工业规范。许多测验体系能够对这类元件编程，并将连串矢量格局（SVF）内的输入数据用于测验信号发生器。经过鸿沟扫描键（Boundary-Scan-Kette JTAG）对这些元件编程，也将连串数据格局编程。在聚集编程数据时，重要的是应考虑到电路中悉数的元件链，不应将数据仅仅复原给要编程的元件。
编程时，主动测验信号发生器考虑到整个的元件链，并将其它元件接入旁路模型中。相反，LatTIce公司要求用JEDEC格局的数据，并经过一般的输入端和输出端并行编程。编程后，数据还要用于查看元件功用。开发部分供给的数据应尽或许地便于测验体系直接运用，或许经过简略转化便可运用。
8、关于鸿沟扫描（JTAG）应留意什么
由依据杂乱元件组成精密网格的组件，给测验工程师只供给很少的可触摸的测验点。此刻也依然或许进步可测验性。对此可运用鸿沟扫描和集成自测验技能来缩短测验完结时刻和进步测验效果。
关于开发工程师和测验工程师来说，树立在鸿沟扫描和集成自测验技能基础上的测验战略肯定会添加费用。开发工程师必定要在电路中运用的鸿沟扫描元件（IEEE-1149.1-规范），并且要设法使相应的详细的测验引线脚能够触摸（如测验数据输入-TDI，测验数据输出-TDO，测验钟频-TCK和测验形式挑选-TMS以及ggf.测验复位）。测验工程师给元件拟定一个鸿沟扫描模型（BSDL-鸿沟扫描描绘言语）。此刻他有必要知道，有关元件支撑何种鸿沟扫描功用和指令。鸿沟扫描测验能够确诊直至引线级的短路和断路。除此之外，假如开发工程师已作规矩，能够经过鸿沟扫描指令“RunBIST”来触发元件的主动测验。特别是当电路中有许多ASICs和其它杂乱元件时，关于这些元件并不存在惯常的测验模型，经过鸿沟扫描元件，能够大大削减拟定测验模型的费用。
时刻和本钱下降的程度关于每个元件都是不同的。关于一个有IC的电路，假如需求100％发现，大约需求40万个测验矢量，经过运用鸿沟扫描，在相同的毛病发现率下，测验矢量的数目能够削减到数百个。因而，在没有测验模型，或触摸电路的节点遭到束缚的条件下，鸿沟扫描办法具有特别的优越性。是否要选用鸿沟扫描，是取决于开发使用和制作进程中添加的本钱费用。衽鸿沟扫描有必要和要求发现毛病的时刻，测验时刻，进入商场的时刻，适配器本钱进行权衡，并尽或许节省。在许多状况下，将传统的在线测验办法和鸿沟扫描办法混合盐业的方案是最佳的处理办法
第二篇 混合信号PCB的分区规划
摘要：混合信号电路PCB的规划很杂乱，元器材的布局、布线以及电源和地线的处理将直接影响到电路功用和电磁兼容功用。本文介绍的地和电源的分区规划能优化混合信号电路的功用。
怎么下降数字信号和模仿信号间的彼此搅扰呢？在规划之前有必要了解电磁兼容(EMC)的两个底子原则：第一个原则是尽或许减小电流环路的面积；第二个原则是体系只选用一个参阅面。相反，假如体系存在两个参阅面，就或许构成一个偶极天线(注：小型偶极天线的辐射巨细与线的长度、流过的电流巨细以及频率成正比)；而假如信号不能经过尽或许小的环路回来，就或许构成一个大的环状天线(注：小型环状天线的辐射巨细与环路面积、流过环路的电流巨细以及频率的平方成正比)。在规划中要尽或许防止这两种状况。
有人主张将混合信号电路板上的数字地和模仿地切割开，这样能完结数字地和模仿地之间的阻隔。虽然这种办法可行，可是存在许多潜在的问题，在杂乱的大型体系中问题特别杰出。最要害的问题是不能跨过切割空隙布线，一旦跨过了切割空隙布线，电磁辐射和信号串扰都会急剧添加。在PCB规划中最常见的问题便是信号线跨过切割地或电源而发生EMI问题。
如图1所示，咱们选用上述切割办法，并且信号线跨过了两个地之间的空隙，信号电流的回来途径是什么呢？假定被切割的两个地在某处衔接在一起(一般状况下是在某个方位单点衔接)，在这种状况下，地电流将会构成一个大的环路。流经大环路的高频电流会发生辐射和很高的地电感，假如流过大环路的是低电平模仿电流，该电流很简略遭到外部信号搅扰。最糟糕的是当把切割地在电源处衔接在一起时，将构成一个十分大的电流环路。别的，模仿地和数字地经过一个长导线衔接在一起会构成偶极天线。
了解电流回流到地的途径和办法是优化混合信号电路板规划的要害。许多规划工程师仅仅考虑信号电流从哪儿流过，而疏忽了电流的详细途径。假如有必要对地线层进行切割，并且有必要经过切割之间的空隙布线，能够先在被切割的地之间进行单点衔接，构成两个地之间的衔接桥，然后经过该衔接桥布线。这样，在每一个信号线的下方都能够供给一个直接的电流回流途径，然后使构成的环路面积很小。
选用光阻隔器材或变压器也能完结信号跨过切割空隙。关于前者，跨过切割空隙的是光信号；在选用变压器的状况下，跨过切割空隙的是磁场。还有一种可行的办法是选用差分信号：信号从一条线流入从别的一条信号线回来，这种状况下，不需求地作为回流途径。
要深入探讨数字信号对模仿信号的搅扰有必要先了解高频电流的特性。高频电流总是挑选阻抗最小(电感最低)，直接坐落信号下方的途径，因而回来电流会流过附近的电路层，而不论这个接近层是电源层仍是地线层。
在实践作业中一般倾向于运用共同地，而将PCB分区为模仿部分和数字部分。模仿信号在电路板一切层的模仿区内布线，而数字信号在数字电路区内布线。在这种状况下，数字信号回来电流不会流入到模仿信号的地。
只需将数字信号布线在电路板的模仿部分之上或许将模仿信号布线在电路板的数字部分之上时，才会呈现数字信号对模仿信号的搅扰。呈现这种问题并不是由于没有切割地，实在的原因是数字信号的布线不适当。
PCB规划选用共同地，经过数字电路和模仿电路分区以及适宜的信号布线，一般能够处理一些比较困难的布局布线问题，一起也不会发生因地切割带来的一些潜在的费事。在这种状况下，元器材的布局和分区就成为决议规划好坏的要害。假如布局布线合理，数字地电流将束缚在电路板的数字部分，不会搅扰模仿信号。关于这样的布线有必要细心地查看和核对，要确保百分之百恪守布线规矩。不然，一条信号线走线不妥就会彻底损坏一个原本十分不错的电路板。
在将A/D转化器的模仿地和数字地管脚衔接在一起时，大大都的A/D转化器厂商会主张：将AGND和DGND管脚经过最短的引线衔接到同一个低阻抗的地上(注：由于大大都A/D转化器芯片内部没有将模仿地和数字地衔接在一起，有必要经过外部管脚完结模仿和数字地的衔接)，任何与DGND衔接的外部阻抗都会经过寄生电容将更多的数字噪声耦合到IC内部的模仿电路上。依照这个主张，需求把A/D转化器的AGND和DGND管脚都衔接到模仿地上，但这种办法会发生比方数字信号去耦电容的接地端应该接到模仿地仍是数字地的问题。
假如体系仅有一个A/D转化器，上面的问题就很简略处理。如图3 中所示，将地切割开，在A/D转化器下面把模仿地和数字地部分衔接在一起。采纳该办法时，有必要确保两个地之间的衔接桥宽度与IC等宽，并且任何信号线都不能跨过切割空隙。
假如体系中A/D转化器较多，例如10个A/D转化器怎样衔接呢？假如在每一个A/D转化器的下面都将模仿地和数字地衔接在一起，则发生多点相连，模仿地和数字地之间的阻隔就毫无含义。而假如不这样衔接，就违反了厂商的要求。
最好的办法是开端时就用共同地。如图4 所示，将共同的地分为模仿部分和数字部分。这样的布局布线既满意了IC器材厂商对模仿地和数字地管脚低阻抗衔接的要求，一起又不会构成环路天线或偶极天线而发生EMC问题。
假如对混合信号PCB规划选用共同地的做法心存疑虑，能够选用地线层切割的办法对整个电路板布局布线，在规划时留意尽量使电路板在后边试验时易于用间隔小于1/2英寸的跳线或0欧姆电阻将切割地衔接在一起。留意分区和布线，确保在一切的层上没有数字信号线坐落模仿部分之上，也没有任何模仿信号线坐落数字部分之上。并且，任何信号线都不能跨过地空隙或是切割电源之间的空隙。要测验该电路板的功用和EMC功用，然后将两个地经过0欧姆电阻或跳线衔接在一起，从头测验该电路板的功用和EMC功用。比较测验成果，会发现简直在一切的状况下，共同地的方案在功用和EMC功用方面比切割地更优越。
#切割地的办法还有用吗？
在以下三种状况能够用到这种办法：一些医疗设备要求在与患者衔接的电路和体系之间的漏电流很低；一些工业进程操控设备的输出或许衔接到噪声很大并且功率高的机电设备上；别的一种状况便是在PCB的布局遭到特定束缚时。
在混合信号PCB板上一般有独立的数字和模仿电源，能够并且应该选用切割电源面。可是紧邻电源层的信号线不能跨过电源之间的空隙，而一切跨过该空隙的信号线都有必要坐落紧邻大面积地的电路层上。在有些状况下，将模仿电源以PCB衔接线而不是一个面来规划能够防止电源面的切割问题。
#混合信号PCB规划是一个杂乱的进程，规划进程要留意以下几点：
1.将PCB分区为独立的模仿部分和数字部分。
2.适宜的元器材布局。
3.A/D转化器跨分区放置。
4.不要对地进行切割。在电路板的模仿部分和数字部分下面敷设共同地。
5.在电路板的一切层中，数字信号只能在电路板的数字部散布线。
6.在电路板的一切层中，模仿信号只能在电路板的模仿部散布线。
7.完结模仿和数字电源切割。
8.布线不能跨过切割电源面之间的空隙。
9.有必要跨过切割电源之间空隙的信号线要坐落紧邻大面积地的布线层上。
10.剖析回来地电流实践流过的途径和办法。
11.选用正确的布线规矩。
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第三篇 蛇形走线有什么效果?
请问各路大侠,蛇形走线有什么效果?为什么要蛇形走线?哪些类信号线需求蛇形走线,假如要进行蛇形布线,需求满意什么规矩和留意什么问题?烦
劳大侠们点拨一下.
RE:蛇形走线有什么效果? – 北京 / vhdl 回复于2000-9-15 9:11:00
>>电感效果
视状况而定，比方PCI板上的蛇行线便是为了习惯PCI 33MHzClock的线长要求
RE:蛇形走线有什么效果? – 深圳 / jack 回复于2000-9-15 12:04:00
关于蛇形走线，由于运用场合不同具不同的效果,假如蛇形走线在电脑板中呈现，其首要起到一个滤波电感的效果，进步电路的抗搅扰才干，若在一般一般PCB板中，除了具有滤波电感的效果外，还可作为收音机天线的电感线圈等等.
RE:蛇形走线有什么效果? – Shanghai / clgoal 回复于2000-9-15 13:14:00
电脑主机板中的蛇形走线，首要用在一些时钟信号中，如PCIClk,AGPClk，它的效果有两点：1、阻抗匹配 2、滤波电感。对一些重要信号，如INTEL HUB架构中的HUBLink,总共13根，跑233MHz，要求有必要严厉等长，以消除时滞构成的危险，绕线是仅有的处理办法。一般来讲，蛇形走线的线距>=2倍的线宽。
RE:蛇形走线有什么效果? – beijing / free 回复于2000-10-16 12:24:00
等长布线，特别是在高频电路中的数据线。
RE:蛇形走线有什么效果? – 广西北海 / chenshu2000 回复于2000-10-19 9:18:00
有没有核算蛇形线电感量的公式或经历值？
RE:蛇形走线有什么效果? – 北京 / fangll 回复于2000-10-22 21:56:00
specctra能够编程设定网络走线的阻抗匹配规矩和差分线走线规矩
协助里边讲了一些一般的规划原则
RE:蛇形走线有什么效果? – 大连 / nkhare 回复于2001-2-15 20:07:00
有时也兼作电阻效果。
RE:蛇形走线有什么效果? – jinan / wwx 回复于2001-2-15 22:51:00
实践是一个散布参数的 LC 滤波器。
RE:蛇形走线有什么效果? – 广州 / anrey 回复于2001-2-16 11:04:00
滤波
RE:蛇形走线有什么效果? – 珠海 / liangby 回复于2001-2-16 11:44:00
等长线。平横散布参数
RE:蛇形走线有什么效果? – 珠海 / bigcat 回复于2001-2-16 20:36:00
高速数字PCB板的等线长是为了使各信号的推迟差坚持在一个规模内,确保体系在同一周期内读取的数据的有用性(推迟差超越一个时钟周期时会错读下一周期的数据),一般要求推迟差不超越1/4时钟周期,单位长度的线推迟差也是固定的,推迟跟线宽,线长,铜厚,板层结构有关,但线过长会增大散布电容和散布电感,使信号质量,所以时钟IC引脚一般都接RC端接,但蛇形走线并非起电感的效果,相反的,电感会使信号中的上升元中的高次谐波相移,构成信号质量恶化,所以要求蛇形线间隔最少是线宽的两倍,信号的上升时刻越小就越易受散布电容和散布电感的影响.
RE:蛇形走线有什么效果? – 北京 / BITLEFT 回复于2001-6-20 9:59:00
蛇行走线应该留意什么问题？假如，走得欠好，对pcb板的抗搅扰才干是不是不能好转，反而会有恶化效果？
RE:蛇形走线有什么效果? – GuangZhou / yxlian 回复于2001-6-20 11:19:00
简略地说，PCB上的任何一条走线在经过高频信号的状况下都会对该信号构成时延时，蛇形走线的首要效果是补偿“同一组相关”信号线中延时较小的部分，这些部分一般是没有或比其它信号少经过别的的逻辑处理；最典型的便是时钟线，一般它不需经过任何其它逻辑处理，因而其延时会小于其它相关信号。
14:44:00
哈，在微波电路中，大多蛇行线是为了减小PCB的面积！——由于线长有严厉束缚。
RE:蛇形走线有什么效果? – 珠海 / bigcat 回复于2001-6-20 19:14:00
等线长的蛇形走线没有任何抗搅扰的功用，它的效果是将有时序要求的总线或时钟线的推迟操控在所要求的规模内，至于要求假如不会算也可从DATASHEET上得到，一般有时序要求的都会给出线长匹配的数据；在走线时一般遵从3W规律（绕线的间隔要两倍于线宽），这样可消除线间78%的互感，尽量削减因电感改动而引起的阻抗不接连。
别的阐明我不是高手，抬得越高摔得越痛；若想才智高手，能够到ＷＷＷ。ＥＤＡＣＨＩＮＡ。ＣＯＭ的高速规划论坛上，有一篇解说版主回的解说线间串扰的帖子，有波形图和注释，这样能够知道什么样水平的是高手。
RE:蛇形走线有什么效果? – 上海市 / bab0523 回复于2001-7-10 13:35:00
主板中，蛇形走线底子上是为了等长， 不但HUBLINK，CPUCLK，PCICLK；IDE，DIMM也要绕线，绕线线距依据走线线距，可1：2，1：3，1：4——
RE:蛇形走线有什么效果? – 东莞 / yuanqui_cn 回复于2001-8-18 14:30:00
在2。4G的对讲机中用作电感，可是我不知怎样核算电感量，不知大侠有这方面的经历
RE:蛇形走线有什么效果? – hanzhou / wdyuut 回复于2001-8-22 15:35:00
RE:蛇形走线，大多为了完结总线间的长度匹配，或为了削减布线面积，从电磁搅扰的视点来说，比较晦气，增大了 环路面积，考虑到线间搅扰，常常不能到达削减布线面积的意图
RE:蛇形走线有什么效果? – 东莞长安 / 蒋国伟 回复于2001-8-22 18:21:00
短而窄的蛇形走线可做保险丝。
第四篇 确保信号完好性的电路板规划原则
信号完好性(SI)问题处理得越早，规划的功率就越高，然后可防止在电路板规划完结之后才添加端接器材。SI规划规划的东西和资源不少，本文探究信号完好性的中心议题以及处理SI问题的几种办法，在此疏忽规划进程的技能细节。
1、SI问题的提出
跟着IC输出开关速度的进步，不论信号周期怎么，简直一切规划都遇到了信号完好性问题。即便曩昔你没有遇到SI问题，可是跟着电路作业频率的进步，往后必定会遇到信号完好性问题。
信号完好性问题首要指信号的过冲和阻尼振荡现象，它们首要是IC驱动起伏和跳变时刻的函数。也便是说，即便布线拓扑结构没有改动，只需芯片速度变得足够快，现有规划也将处于临界状况或许停止作业。咱们用两个实例来阐明信号完好性规划是不行防止的。
实例之一：在通讯范畴，前沿的电信公司正为语音和数据交流出产高速电路板(高于500MHz)，此刻本钱并不特别重要，因而能够尽量选用多层板。这样的电路板能够完结充沛接地并简略构成电源回路，也能够依据需求选用许多离散的端接器材，可是规划有必要正确，不能处于临界状况。
SI和EMC专家在布线之前要进行仿真和核算，然后，电路板规划就能够遵从一系列十分严厉的规划规矩，在有疑问的当地，能够添加端接器材，然后取得尽或许多的SI安全裕量。电路板实践作业进程中，总会呈现一些问题，为此，经过选用可控阻抗端接线，能够防止呈现SI问题。简而言之，超规范规划能够处理SI问题。
实例之二：从本钱上考虑，电路板一般束缚在四层以内(里边两层分别是电源层和接地层)。这极大束缚了阻抗操控的效果。此外，布线层少将加重串扰，一起信号线间隔还有必要最小以布放更多的印制线。另一方面，规划工程师有必要选用最新和最好的CPU、内存和视频总线规划，这些规划就有必要考虑SI问题。
关于布线、拓扑结构和端接办法，工程师一般能够从CPU制作商那里取得许多主张，可是，这些规划攻略还有必要与制作进程结合起来。在很大程度上，电路板规划师的作业比电信规划师的作业要困难，由于添加阻抗操控和端接器材的空间很小。此刻要充沛研讨并处理那些不完好的信号，一起确保产品的规划期限。
下面介绍规划进程通用的SI规划原则。
2、规划前的预备作业
在规划开端之前，有必要先行考虑并确认规划战略，这样才干辅导比方元器材的挑选、工艺挑选和电路板出产本钱操控等作业。就SI而言，要预先进行调研以构成规划或许规划原则，然后确保规划成果不呈现显着的SI问题、串扰或许时序问题。有些规划原则能够由IC制作商供给，可是，芯片供货商供给的原则(或许你自己规划的原则)存在必定的局限性，依照这样的原则或许底子规划不了满意SI要求的电路板。假如规划规矩很简略，也就不需求规划工程师了。
在实践布线之前，首要要处理下列问题，在大都状况下，这些问题会影响你正在规划(或许正在考虑规划)的电路板，假如电路板的数量很大，这项作业便是有价值的。
3、电路板的层叠
某些项目组对PCB层数确实认有很大的自主权，而别的一些项目组却没有这种自主权，因而，了解你所在的方位很重要。与制作和本钱剖析工程师沟通能够确认电路板的层叠差错，这时仍是发现电路板制作公役的良机。比方，假如你指定某一层是50Ω阻抗操控，制作商怎样丈量并确保这个数值呢？
其他的重要问题包括：预期的制作公役是多少？在电路板上预期的绝缘常数是多少？线宽和间隔的答应差错是多少？接地层和信号层的厚度和间隔的答应差错是多少？一切这些信息能够在预布线阶段运用。
依据上述数据，你就能够挑选层叠了。留意，简直每一个刺进其他电路板或许背板的PCB都有厚度要求，并且大都电路板制作商对其可制作的不同类型的层有固定的厚度要求，这将会极大地束缚终究层叠的数目。你或许很想与制作商严密协作来界说层叠的数目。应该选用阻抗操控东西为不同层生成方针阻抗规模，务必要考虑到制作商供给的制作答应差错和附近布线的影响。
在信号完好的抱负状况下，一切高速节点应该布线在阻抗操控内层(例如带状线)，可是实践上，工程师有必要常常运用外层进行一切或许部分高速节点的布线。要使SI最佳并坚持电路板去耦，就应该尽或许将接地层/电源层成对布放。假如只能有一对接地层/电源层，你就只需迁就了。假如底子就没有电源层，依据界说你或许会遇到SI问题。你还或许遇到这样的状况，即在未界说信号的回来通路之前很难仿真或许模仿电路板的功用。
4、串扰和阻抗操控
来自附近信号线的耦合将导致串扰并改动信号线的阻抗。相邻平行信号线的耦合剖析或许决议信号线之间或许各类信号线之间的“安全”或预期间隔(或许平行布线长度)。比方，欲将时钟到数据信号节点的串扰束缚在100mV以内，却要信号走线坚持平行，你就能够经过核算或仿真，找到在任何给定布线层上信号之间的最小答应间隔。一起，假如规划中包括阻抗重要的节点(或许是时钟或许专用高速内存架构)，你就有必要将布线放置在一层(或若干层)上以得到想要的阻抗。
5、重要的高速节点
推迟和时滞是时钟布线有必要考虑的要害要素。由于时序要求严厉，这种节点一般有必要选用端接器材才干到达最佳SI质量。要预先确认这些节点，一起将调理元器材放置和布线所需求的时刻加以方案，以便调整信号完好性规划的方针。
6、技能挑选
不同的驱动技能适于不同的使命。信号是点对点的仍是一点对多抽头的？信号是从电路板输出仍是留在相同的电路板上？答应的时滞和噪声裕量是多少？作为信号完好性规划的通用原则，转化速度越慢，信号完好性越好。50MHz时钟选用500ps上升时刻是没有理由的。一个2-3ns的摆率操控器材速度要足够快，才干确保SI的质量，并有助于处理象输出同步交流(SSO)和电磁兼容(EMC)等问题。
在新式FPGA可编程技能或许用户界说ASIC中，能够找到驱动技能的优越性。选用这些定制(或许半定制)器材，你就有很大的地步选定驱动起伏和速度。规划初期，要满意FPGA(或ASIC)规划时刻的要求并确认恰当的输出挑选，假如或许的话，还要包括引脚挑选。
在这个规划阶段，要从IC供货商那里取得适宜的仿真模型。为了有用的掩盖SI仿真，你将需求一个SI仿真程序和相应的仿真模型(或许是IBIS模型)。
终究，在预布线和布线阶段你应该树立一系列规划攻略，它们包括：方针层阻抗、布线间隔、倾向选用的器材工艺、重要节点拓扑和端接规划。
7、预布线阶段
预布线SI规划的底子进程是首要界说输入参数规模(驱动起伏、阻抗、盯梢速度)和或许的拓扑规模(最小/最大长度、短线长度等)，然后运转每一个或许的仿真组合，剖析时序和SI仿真成果，终究找到能够承受的数值规模。
接着，将作业规模解说为PCB布线的布线束缚条件。能够选用不同软件东西履行这种类型的“打扫”预备作业，布线程序能够主动处理这类布线束缚条件。对大都用户而言，时序信息实践上比SI成果更为重要，互连仿真的成果能够改动布线，然后调整信号通路的时序。
在其他运用中，这个进程能够用来确认与体系时序方针不兼容的引脚或许器材的布局。此刻，有或许彻底确认需求手艺布线的节点或许不需求端接的节点。关于可编程器材和ASIC来说，此刻还能够调整输出驱动的挑选，以便改善SI规划或防止选用离散端接器材。
8、布线后SI仿真
一般来说，SI规划辅导规矩很难确保实践布线完结之后不呈现SI或时序问题。即便规划是在攻略的引导下进行，除非你能够继续主动查看规划，不然，底子无法确保规划彻底恪守原则，因而不免呈现问题。布线后SI仿真查看将答应有方案地打破(或许改动)规划规矩，可是这仅仅出于本钱考虑或许严厉的布线要求下所做的必要作业。
现在，选用SI仿真引擎，彻底能够仿真高速数字PCB(乃至是多板体系)，主动屏蔽SI问题并生成准确的“引脚到引脚”推迟参数。只需输入信号足够好，仿真成果也会相同好。这使得器材模型和电路板制作参数的准确性成为决议仿真成果的要害要素。许多规划工程师将仿真“最小”和“最大”的规划旮旯，再选用相关的信息来处理问题并调整出产率。
9、后制作阶段
采纳上述办法能够确保电路板的SI规划质量，在电路板安装完结之后，依然有必要将电路板放在测验平台上，使用示波器或许TDR(时域反射计)丈量，将实在电路板和仿真预期成果进行比较。这些丈量数据能够协助你改善模型和制作参数，以便你鄙人一次预规划调研作业中做出更佳的(更少的束缚条件)决议计划。
10、模型的挑选
关于模型挑选的文章许多，进行静态时序验证的工程师们或许现已留意到，虽然从器材数据表能够取得一切的数据，要树立一个模型依然很困难。SI仿真模型正好相反，模型的树立简略，可是模型数据却很难取得。本质上，SI模型数据仅有的牢靠来历是IC供货商，他们有必要与规划工程师坚持默契的合作。IBIS模型规范供给了共同的数据载体，可是IBIS模型的树立及其质量的确保却本钱昂扬，IC供货商对此出资依然需求商场需求的推进效果，而电路板制作商或许是仅有的需方商场。
11、未来技能的趋势
想象体系中一切输出都能够调整以匹配布线阻抗或许接纳电路的负载，这样的体系测验便利，SI问题能够经过编程处理，或许依照IC特定的工艺散布来调整电路板使SI到达要求，这样就能使规划容差更大或许使硬件装备的规模更宽。
现在，业界也在重视一种SI器材技能，其间许多技能包括规划好的端接设备(比方LVDS)和主动可编程输出强度操控和动态主动端接功用，选用这些技能的规划能够取得优秀的SI质量，可是，大大都技能与规范的CMOS或许TTL逻辑电路不同太大，与现有仿真模型的合作不大好。
因而，EDA公司也正加入到“轻轻松松规划”的竞技场之中，人们为了在规划初期处理SI问题现已做了许多作业，将来，不用SI专家就能凭借主动化东西处理SI问题。虽然现在技能还没有开展到那个水平，可是人们正探究新的规划办法，从“SI和时序布线”动身开端规划的技能仍在开展，估计未来几年内将诞生新的规划技能
