嵌入式体系VGA显现接口的体系完成，软硬件解决方案

方向

称号

描绘

Input

clk　

输入时钟５0M

Input

rst_n

异步复位，低有用

Input

a0

数据地址挑选，低表明地址

Input

we

写信号，上升沿有用

Input

re

RE，读信号，下降沿有用

Input

ce

片选，低有用

input

[15:0]data1616

时序接口，数据线

output

dclk

输出时钟40M，给ＶＧＡ

output

hs_sig

列同步信号

output

vs_sig

行同步信号

output

red_sig[4:0]

红信号

output

green_sig[5:0]

绿信号

output

blue_sig[4:0]

蓝信号

output

sdram_clk

SDRAM时钟信号

output

sdram_cke

SDRAM时钟有用信号

output

sdram_cs_n

SDRAM片选信号

output

sdram_ras_n

SDRAM行地址选通脉冲

output

sdram_cas_n

SDRAM列地址选通脉冲

output

sdram_we_n

SDRAM写答应位

output

sdram_ba[1:0]

SDRAM的L-Bank地址线

output

sdram_addr[１２:0]

SDRAM地址总线

inout

sdram_data[15:0]

SDRAM数据总线

output

sdram_udqm

SDRAM高字节屏蔽

output

sdram_ldqm

SDRAM低字节屏蔽

方向

称号

描绘

input

clk

体系时钟，100MHz

input

rst_n

复位信号，低电平有用

input

sdram_wr_req

体系写SDRAM恳求信号

input

sdram_rd_req

体系读SDRAM恳求信号

output

sdram_wr_ack

体系写SDRAM呼应信号

output

sdram_rd_ack

体系读SDRAM呼应信号

input

sys_addr[21:0]

读写SDRAM时地址暂存器

input

sys_data_in[15:0]

写SDRAM时数据暂存器

output

sys_data_out[15:0]

读SDRAM时数据暂存器

output

writing

SDRAM正写标志

output

sdram_clk

SDRAM时钟信号

output

sdram_cke

SDRAM时钟有用信号

output

sdram_cs_n

SDRAM片选信号

output

sdram_ras_n

SDRAM行地址选通脉冲

output

sdram_cas_n

SDRAM列地址选通脉冲

output

sdram_we_n

SDRAM写答应位

output

sdram_ba[1:0]

SDRAM的L-Bank地址线

output

sdram_addr[11:0]

SDRAM地址总线

inout

sdram_data[15:0]

SDRAM数据总线

方向

称号

描绘

input

clk_40m

输入时钟40M

input

clk_100m

输入时钟100M

input

rst_n

异步复位，低有用

input

a0

数据地址挑选，低表明地址

input

we

写信号，上升沿有用

input

re

读信号，下降沿有用

input

ce

片选，低有用

input

rdf_q[15:0]

rdf读数据

input

writing

正写SDRAM

input

sdram_rd_ack

读SDRAM应对

input

data1616[15:0]

数据线

output

wrf_din[15:0]

wrf写数据

output

wrf_wrreq

wrf写使能

output

wrf_aclr

wrf异步清零

output

[21:0]sys_addr

SDRAM地址

output

rdf_rdreq

rdf读使能

output

hs_sig

列同步信号

output

vs_sig

行同步信号

output

de

时序操控

output

red_sig[4:0]

红信号

output

green_sig[5:0]

绿信号

output

blue_sig[4:0]

蓝信号