1概述
当今核算机体系DDR3存储器技能已得到广泛使用，数据传输率一再被进步，现已高达1866Mbps.在这种高速总线条件下，要确保数据传输质量的可靠性和满意并行总线的时序要求，对规划完成提出了极大的应战。
本文首要使用了Cadence公司的时域剖析东西对DDR3规划进行量化剖析，介绍了影响信号完好性的首要要素对DDR3进行时序剖析，经过剖析成果进行改善及优化规划，进步信号质量使其可靠性和安全性大大进步。
2 DDR3介绍
DDR3内存与DDR2内存相似包含操控器和存储器2个部分，都选用源同步时序，即选通信号(时钟)不是独立的时钟源发送，而是由驱动芯片发送。它比DR2有更高的数据传输率，最高可达1866Mbps;DDR3还选用8位预取技能，显着进步了存储带宽;其作业电压为1.5V，确保相同频率下功耗更低。
DDR3接口规划完成比较困难，它采取了特有的Fly-by拓扑结构，用“Write leveling”技能来操控器材内部偏移时序等有用办法。虽然在确保规划完成和信号的完好性起到必定效果，但要完成高频率高带宽的存储体系还不全面，需求进行仿真剖析才干确保规划完成和信号质量的完好性。
3仿真剖析
对DDR3进行仿真剖析是以结合项目进行详细阐明：选用PowerPC 64位双核CPU模块，该模块选用Micron公司的MT41J256M16HA—125IT为存储器。Freescale公司P5020为处理器进行剖析，模块装备内存总线数据传输率为1333MT/s，仿真频率为666MHz.
3.1仿真前预备
在剖析前需依据DDR3的阻抗与印制板厂商交流承认其PCB的叠层结构。在高速传输中确保传输线功用杰出的关键是特性阻抗接连，确认高速PCB信号线的阻抗操控在必定的规模内，使印制板成为“可控阻抗板”，这是仿真剖析的根底。DDR3总线单线阻抗为50Ω，差分线阻抗为100Ω。
设置剖析网络终端的电压值;对剖析的器材包含无源器材分配模型;确认器材类特点;确保器材引脚特点(输入\输出、电源\地等)……
3.2电路前仿真剖析
前仿真剖析的内容首要是在PCB规划之前对电路规划的优化包含下降信号反射、过冲，确认匹配电阻的巨细、走线阻抗等，经过对无源器材的各种装备剖析选取出最适合的参数装备。
图1时钟线的拓扑结构(点击检查大图)
(1)DDR3总线的差分时钟剖析
众所周知，在差分传输中，一切信息都是由差模信号来传送的，而共模信号会辐射能量并能显着添加EMI，因而确保差分信号的质量十分重要，应使共模信号的发生降到最低。在对差分时钟剖析时不只要重视其本身的信号质量，因为其它信号都是以差分时钟的来采样数据，因而还需重视其单调性、过冲值等。
本例中差分时钟的fly—by拓扑结构与地址总线相同为串联方法，如图l对处理器P5020驱动4个DDR3内存芯片的时钟拓扑结构，在终端进行简略的电阻匹配，在PCB板上差分走线后，进行反射剖析发现接纳端反射波形上下过冲较大。在处理器输出端选用正确的下拉匹配电阻，虽电压幅值略有削减，但上下过冲显着削减消除了反射搅扰，即削减了差分线的共模重量。比照剖析成果如图2.
图2接纳端DDR3的反射波形
(2)验证驱动才能和ODT选项
DDR3内存总线数据信号的驱动才能分为FULL和HALF两种形式，内部终端电阻(ODT)挑选也有0Ω、20Ω、30Ω、40Ω、60Ω、120Ω选项，它们别离对应不同的模型用于操控信号反射的影响。为进步信号质量、下降功耗，可经过剖析不同形式选取正确的参数模型。
取数据总线对不同的ODT选项进行剖析。图3是在不同ODT设置进行剖析数据信号构成的眼图波形，从图中能够看出：ODT阻抗越高，在相同驱动鼓励和走线等状况下转换率越高，起伏越大;在挑选ODT=60Ω，其接纳波形陡峭信号质量最好，无显着颤动和过冲，颤动最小。
图3数据信号眼图波形
一般串扰是指当信号在传输线上传达时，因电磁耦合对相邻的传输线发生的不希望的电压噪声搅扰。它生成前向串扰与后向串扰，其对信号波形首要影响在起伏和边缘上面。
从DDR3数据总线提取3根相邻线，中心一根为被进犯网络，周围2根为进犯网络，选用3线模型进行剖析，如下图4走线摆放，其受害线为中心走线坚持低电平，两头的为进犯线，选用128位伪随机码，依据走线的不同线宽和线距离对其进行串扰剖析，看其剖析成果如下表1.
图4走线剖面图
表1串扰剖析成果
从表1可看出距离越大串扰影响越小，这儿咱们遵从的3W准则即走线边缘距离S是线宽W的3倍将大大削减串扰的影响。但距离增大将献身布线空间，因而需归纳考虑使在有限的空间中布线最优化。
3.3时序剖析
DDR3是并行总线，其时序属源同步体系，在满意信号质量的前提下，也有必要满意时序要求。关于源同步时钟，驱动芯片的数据和时钟信号由内部电路供给即数据和时钟并行传输。DDR3对不同的时序联系选用分组规划，其时序联系如表2.
表2时序分组联系
源同步时序核算公式：
Tsetup_margin=Tvb—Tsetup—Tskew
Thold_margin=Tva—Thold—Tskew
公式中：Tsetup margin\Thold_margin：树立时刻余量\坚持时刻余量，Tvb\Tva：驱动端的树立时刻和坚持时刻，Tsetup\Thold接纳端的树立时刻和坚持时刻，Tskew：指数据、地址信号参阅时钟引起的偏移。其间Tvb\Tva，Tsetup\Th01d参数值都是能从器材手册中获取，关键是数据与选通信号飞翔时刻的时序偏移(skew)，包含驱动端输出的偏移和在PCB板上的走线长度的偏移，需经过时序仿真非抱负随机码进行剖析核算得出。
以DDR3数据读写操作为例，依据下表芯片资猜中的时序参数进行静态时序裕量的核算，取得PCB规划的时序操控规矩。
表3仿真所需求的时序参数(数据率：1333MHz)操控器：
写操作：
Tsetup_margin=0.25—0.03=0.22ns
Thold_margin=0.25-0.065=0.185ns
读操作：
Tsetup_margin = Thold_margin=(0.38*1.5-0.125)/2 – 0.125=97.5ps
上述核算值是理论上的时序余量，其实源同步时序除本身芯片本身固有特性所带来的延时外还受其他要素的影响，都归于偏移规模，首要包含：
(1)高速总线形成的信号完好性问题如串扰、同步开关噪声、码间搅扰(ISI)等影响，需经过信号仿真剖析来预算。
(2)高速总线互连所发生的时序偏斜：首要是信号总线互连链路中的布线差错，整个链路含器材封装内部走线、pcb板上走线和走线过孔等发生的时序差错，可经过等长布线来操控其时序偏斜。
对8位数据总线DQ进行剖析，选取一根数据线为受害线，其他数据线为反向伪随机码，条件设为最快驱动，在此最坏状况进行归纳仿真，检查其受扰线的波形状况。
比较图5、图6后可看出此数据线遭到各方面的要素归纳影响，使波形眼图中的眼高和眼宽都相应减小，导致数据总线时序裕量大大削减。上述时序裕量需减去此值再考虑其他噪声要素，结合经历留些时序余量后，就可把时序余量转换成PCB规划时的布线长度束缚(约6in/ns)。
图5 DO数据总线抱负波形
图6 DQ数据总线最坏状况下的实践波形
4 PCB规划
4.1规划规矩束缚
(1)等长束缚
选用分组等长方法，分组如下：
数据线与DQS、DM信号组：64位数据线按8位一组，每组别离对应其各自的DQS和DM信号;因为数据时序余量最小，组内严格操控延时，以对应的DQS为基准，等长精度在±10mil.
地址线、操控线、时钟线组：需等长操控，地址线与操控线各分支的差错±20mil，它们与时钟线差错在±100mil，差分时钟线之间±5rail.
(2)距离束缚
DDR3同组线间的距离坚持在2倍线宽;不同组类线的距离坚持在3倍线宽;DDR3线与其他jBDDR3线之间的距离应大于50mil，用于串扰操控。
(3)线宽束缚
依据传输线阻抗要求和印制板叠层结构核算走线线宽，设置走线线宽规矩，确保阻抗的一致性。
4.2布线技巧
同组内总线尽量同层走线，时钟线与地层相邻;尽量少用过孔，如用需组内过孔数相同，确保其一致性;相邻信号走线需穿插，防止长距离的堆叠走线，如相邻层距离足够大，可适当下降要求;
走线防止选用直角使用45.斜线或圆弧角走线;尽量选用3W准则走线;
与电源层相邻的信号层中的高速走线应防止跨电源\地平面;
电源层比地层内缩20H(H：电源层与地层的介质厚度);不允许有孤立铜的存在。
5 PCB板后仿验证
DDR3的PCB规划完毕后进行后仿剖析，用以对前面的仿真剖析进行验证。PCB板后仿首要是对DDR3信号质量和时序联系进行剖析。
5.1 DDR3的差分时钟验证
DDR3差分时钟在PCB布线后对这以后仿真剖析，抽取一对实践时钟走线对所走链路进行剖析其波形如下图7：其单调性和上下过冲都满意要求。
图7：差分时钟PCB走线波形图8数据总线写时序
5.2 DDR3的时序验证
关于布线后的时序验证也是十分重要的环节。在确认好同步信号组及对应的选通信号后使用Cadence软件的BUS setup功用进行归纳剖析，位数据总线及相应的DQS信号，设定时钟频率666MHz，设定相应ibis模型，参加随机码流，终究进行剖析后可经过丈量得到时序参数可核算时序裕量，验证PCB布线是否满意相关的时序联系。剖析成果见图8.
图8数据总线写时序
从上图8可丈量出数据总线的树立时刻和坚持时刻，依据DDR3数据相应时序进行静态时序核算，再归纳考虑其他要素对时序的影响来预算包含其PCB走线长度引起的偏移等，满意其DDR3接纳端的树立时刻和坚持时刻的时序正确性，其它时序联系相似可经过此验证。
6完毕语
经过上述Power PC模块的DDR3内存规划剖析，了解高速信号反射、串扰、时序等要素对其规划的影响，其仿真剖析成为增强核算机体系规划可靠性和稳定性的必要手法，为规划高速数字电路保驾护航。
