入门
结合一两个小项目把上面所说的作业都做好后，差不多就可以进入入门的阶段了(要求略微严厉了一点点，呵呵)。
入门阶段要学的有：规划时序;了解束缚的原理及怎样加束缚。
先谈谈规划时序。
规划时序是进行逻辑规划的基本要求：时序是规划出来的，不是仿出来的，更不是凑出来的。
许多人在做逻辑规划时喜爱一上来就狂写代码，写到一半后发现信号间的时序出问题了，只好推倒重来;十分困难重复了几回之后，经过仿真软件看了下，差不多要对了，所以再凑一下时序，居然对了!但这个做法除了规划周期长外，代码的质量也难以确保，往往存在许多冗余的逻辑，甚至有一些隐藏着较深的bug。
为什么会呈现上面的问题呢?由于咱们规划的是数字逻辑，而信号之间的逻辑联系往往是比较杂乱的，在内部信号许多的状况下，仅凭拍下脑袋就写代码肯定是不能理清楚它们之前的杂乱的联系，所以犯错在所难免。
正确的做法是咱们要先对整个规划有一些规划–时时刻刻都要有规划时序的思维。规划时序最重要的是做好计划，这儿说的计划绝不是仅仅摆几个框图在那里。咱们在做规划的时分需求做整体规划计划、逻辑具体规划计划。这两种计划包含了许多东西，逻辑整体计划首要是一级模块的区分及接口时序的界说，而逻辑具体计划就是代码的文字及图形描绘!
关于入门者来说，触摸的比较多的是逻辑具体规划计划。在这一级其他计划中，咱们是要求的是至少要做到模块内部一切要害信号的时序都要先规划好，这儿讲的规划时序首要就是画波形图，在一个操作周期内每个信号在每一个时钟周期该是什么姿态就画成什么姿态。 附图(时序图)是我曾规划的一个模块的首要信号时序：aes_cnt信号操控着w_fifo_rden、aes_ready等信号，是该模块的要害信号，经过将它们之间的时序联系经过时序图反响出来，写代码时就可以做到胸中有数，削减呈现逻辑紊乱的状况。
听起来好像很简单，可是执行起来却不简单，由于画波形图是一件很烦锁的事(有一次一个模块由于操作比较多我画了8张时序图)。可是请信任我，假如不这样做，由于时序联系没有处理好引起规划屡次迭代所花的时刻远多于画波形图的时刻。
时序规划好之后，模块内部各个信号之间的联系就理得差不多了，之后就是将它翻译成代码了，这个进程以体力劳动为主，我就不多说了。
弥补一下，画波形图引荐用TimingDesigner这个软件，假如有更好的，请告知我，我也不喜爱TimingDesigner。
另一个就是束缚。
这儿的束缚是针对归纳软件和布局布线软件而言的。
为什么会有束缚这个东西呈现呢?首要原因是EDA软件比较笨，难以理解咱们的心思，假如咱们不把更具体的信息告知它的话它就干欠好活，比方需求将输出寄存器放的与输出管脚近一点，假如不加束缚，EDA软件或许布通之后就不管了，导致Tco狂大，一点也不善解人意。所以咱们需求束缚这个东西，告知EDA软件要怎样干活，工程验收的规范又是什么。
在加束缚之前，咱们首先要界说一些术语好告知EDA软件咱们想干什么，这些术语就是Fmax、Tsu、Tco等等这些东西。这些东西的意义这儿就不多说了，网上的评论现已许多了。
有了术语，还要有一种通讯方法与EDA软件通讯，脚本语言充当了这一人物。不过现在像quartus这类软件做的比较智能化了，供给了图形化界面，可是这背面支撑的仍是些脚本语言，咱们可以用UltraEdit打加*.qsf文件去看看咱们加的束缚用脚本语言是怎样写的。
在加了束缚之后，EDA东西就可以更好地依照咱们的志愿去干活了，比较咱们加了Fmax的束缚，它就会尽或许地将要害途径放的接近一些，以进步电路作业频率。当然，这是有价值的，寻觅途径是需求时刻的，要求越严苛，时刻花的越多，因而加束缚的准则的适用就行。假如束缚加的过高，就相当于让EDA东西去做一件不或许完结的事，找更短的途径的时分说不定找着找着就掉下山崖了，作用反而更差。
虽然有束缚这个好东西，不过提示一下，在项目之前千万对它抱有太多的梦想，把期望寄托在他人的身上并不是每一次都很牢靠的，出了问题仍是要费事自己，加束缚只能做一些如虎添翼的作业。所以，咱们在做计划的时分就需求对要害途径进行预估，要经过规划而不是束缚处理这些问题。
