FPGA规划中的HLS 东西使用

1 概述

在集成电路职业飞速发展的今日，缩短产品开发的周期而又不献身验证进程，这不可避免地成为了商业商场的一个关键因素。Xilinx Vivado High Level Synthesis （即Vivado HLS，高层归纳）。这个东西直接运用C、C++或SystemC 开发的高层描绘来归纳数字硬件，这样就不再需求人工做出用于硬件的规划，像是VHDL 或Verilog 这样的文件，而是由HLS 东西来做这个工作。

图 1 FPGA规划中的笼统层次

从图1 可知，笼统的层次越高可见的细节就越少，关于规划者来说规划起来越简单。

2 labs 1 vivado hls 生成RTL级文件
本次试验以fir（Finite Impulse Response）滤波器，有限长单位冲激响应滤波器为例。
Fir.c源代码：

fir_test.c源码：
******************************************************************************/
#include
#include
#include "fir.h"

int main () {
const int SAMPLES=600;
FILE *fp;

data_t signal, output;
coef_t taps[N] = {0,-10,-9,23,56,63,56,23,-9,-10,0,};

int i, ramp_up;
signal = 0;
ramp_up = 1;

fp=fopen("out.dat","w");
for (i=0;i<=SAMPLES;i++) {
if (ramp_up == 1)
signal = signal + 1;
else
signal = signal – 1;

// Execute the funcTIon with latest input
fir(&output,taps,signal);

if ((ramp_up == 1) && (signal >= 75))
ramp_up = 0;
else if ((ramp_up == 0) && (signal <= -75))
ramp_up = 1;

// Save the results.
fprintf(fp,"%i %d %d\n",i,signal,output);
}
fclose(fp);

printf ("Comparing against output data \n");
if (system("diff -w out.dat out.gold.dat")) {

fprintf(stdout, "*******************************************\n");
fprintf(stdout, "FAIL: Output DOES NOT match the golden output\n");
fprintf(stdout, "*******************************************\n");
return 1;
} else {
fprintf(stdout, "*******************************************\n");
fprintf(stdout, "PASS: The output matches the golden output!\n");
fprintf(stdout, "*******************************************\n");
return 0;
}
}

本次试验将经过vivado hls将fir.c生成verilog代码，完结c到verilog的转化，展现了怎么创立一个高层次的组成项目，验证C代码，组成对RTL进行规划，并对RTL进行验证。

第一步：创立工程

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