简介：CPU时钟频率在曩昔5年里没有添加是许多不同类别的原因导致的。当规划一个CPU的微架构时，其间一个要害的规划决议方案便是怎么完成更高的功用。在飞跃4年代，英特尔挑选了具有十分高的时钟频率和相对较窄的管道。这种办法有许多长处，其间之一便是它很简略加速单线程和串行代码。软件内并不需求操作许多的并行指令，因而大多数软件会马上见其优点。
一、功率
图为时钟频率与功耗的联系
但是，这种办法也有它的缺点，它疏忽飞跃4自身的履行瑕疵。在这里，咱们只讲概念自身的缺点。首要是CPU的微架构一向与电墙抵触，而且，高频的微架构与许多已被创造出来用来处理功率问题的低功耗规划技能都不合适。此处，我将触及两个首要的低功耗规划办法。
一个是时钟门控技能，时钟门控技能会在每个状况元件(寄存器、锁等)之前刺进一个时钟发动体系，以至于假如没有新的数据写入的话，元件将没有时钟操控。这样就能够节约很多因回写相同的高速缓存而糟蹋的充电/放电时刻。这个办法也将一个附加推迟(门控功用)刺进时钟途径。高频率的规划一般是低利润率运转，底子就不合适在最要害的信号(时钟)刺进附加可变推迟。
另一个常见的技巧是电源门控。这涉及到要在芯片不同部分的电压源上放上晶体管。通常状况下，当不运用时，那些不同的功用模块和供电部分会封闭，但高频规划往往不会这样做。电源操控晶体管不光需求添加一个额定的压降，然后推迟晶体管开关速度，而且一个十分细的流水线处理器底子没有多少部分能够在任何给定的时刻内被封闭。
因而，从微架构的视点来看，高频和细的规划不只是智能power-wise。
二、晶体管缩放
处理器频率没有上涨的另一个首要原因很简略，便是晶体管自身并没有变得更快。
其他人提到了晶体管宽度尺度的要素，但晶体管宽实际上是稳步下降的，而且会继续下去，摩尔定律在这方面仍是很好地发挥作用的。
英特尔现在正在45纳米的根底上制作32纳米的HKMG(high-k绝缘层+金属闸极) 。两年之前，它是65纳米，再之前是90纳米。TSMC， IBM and GlobalFoundries 公司本年开端出产28纳米芯片。英特尔正方案调整到22纳米。 (更新：14nm现已出来了)。
但是，问题是，当晶体管的尺度越来越小时他们却没有越来越快。要了解这一点，有点MOSFET(金氧半场效晶体管)的布景是必要的。
众所周知，晶体管的开关速度取决于许多要素。其间一个首要要素是电场在闸极(操控到交换机)中创立的强度。电场强度取决于闸极(其变小，晶体管缩短)的两个区域，以及闸口厚度。
跟着晶体管的缩小，门的面积在削减。在曩昔，闸极区域面积的削减意味着一个晶体管的闸极也能够做得更薄。假如你知道底子的电容器是怎么作业的，你就会知道，两个导电板之间间隔越小，它们之间的电场就越强。这个作业原理在MOSFET上相同通用。更薄的闸极电介质导致有更强的电场经过晶体管沟道，这意味着晶体管的切换速度更快。晶体管闸极面积削减意味着闸口能够做得更薄，而且对负载电容添加无害。
但是，至于45纳米，现在的闸介质约0.9纳米厚——大约一个二氧化硅分子的巨细，所以底子不可能做出更薄的了。因而，英特尔改用以铪资料为根底资料的High-K替代二氧化硅，成为闸极电介质(许多人怀疑是硅酸铪)。他们还把衔接闸口的资料从多晶硅变成金属资料。
这种办法有助于进步晶体管的速度，但它太昂贵了，只能是一个权宜之计。工作很简略，每一次咱们运用之前已有的简略的缩放份额缩小晶体管，都会导致更快的晶体管完毕。
三、芯片缩放
频率斜升放缓的另一个首要原因是晶体管不再是仅有的——在某些状况下，即使是最大的——处理器能够运转多快的要害。现在，衔接这些晶体管的电线成为推迟的首要要素。
跟着晶体管越来越小，衔接它们的电线变得更细。细线意味着更高的阻力和更低的电流。事实是较小的晶体管能够驱动少数的电流，很简略发现，晶体管的开关速度只能部分确认电路的途径推迟状况。
当然，在芯片规划过程中能够运用许多技巧来抵挡这个问题。一个布局和布线杰出的工程师将尝试以相似的途径来规划其时钟和数据信号的道路，这样能够使两个信号一起传送，并在同一时刻抵达目的地。关于数据密集型芯片，轻控规划会是一种十分有用的解决方案，例如固定功用的视频编解码引擎或网络处理器。
但是，带有web交互的微处理器是一个十分杂乱的、十分规的规划，数据拜访多个地址时并不总是遵从时钟规则，它有反应途径和循环，有会集的资源，如危险盯梢，调度，分支猜测，寄存器文件等等。别的，重控规划很简略被复制到更多的内核，但要经过规范的办法进步处理器频率的时分，其所要求的细线是很杂乱的。
