网络路由器带有用于功用监控、流量办理、网络追寻和网络安全的计算计数器。计数器用来记载数据包抵达和脱离的次数以及特定事情的次数，比方当网络呈现坏包时。数据包的抵达会使多个不同的计算计数器产生更新;但一台网络设备中的计算计数器的数量及其更新速度常常遭到存储技能的约束。
办理计算计数器需求高功用的存储器才干满意多重的读—修正—写操作。本文将描绘一种运用IP办法的共同计算计数器，这种计数器的一端可以衔接网络处理器(NPU)，另一端可以衔接Xilinx公司的QDR-IV存储操控器。QDR-IV计算计数器IP是一种带有QDR-IV SRAM、为网络沟通办理和其他计数器运用供给高效计算计数器的软IP。
QDR-IV SRAM概述
QDR-IV SRAM装备两个双向数据端口A和B，可以在一个时钟周期内完结两次数据写入或两次数据读取操作，或一次读写结合的操作。因而，这一特色带来了额定的灵活性，架构师可将之用于读/写并不一定平衡的运用中。每个端口在两个时钟沿均可进行数据传输(DDR(双倍数据速率)操作)，作业形式为突发式，每个时钟周期的突发长度为两个字(每个字为X18或X36)。地址总线为通用型，其上升沿和下降沿能分别为端口A和端口B供给地址。部分制造商的QDR-IV SRAM还可支撑嵌入式ECC(过错查看和纠正)，可从根本上消除软过错，进步存储器陈设的可靠性。
QDR-IV SRAM分为两种：高功用 (HP) QDR-IV和超高功用 (XP) QDR-IV。HP设备的最大运转频率为667 MHz，而XP设备的最大运转频率为1066 MHz。QDR-IV XP可以经过将存储空间分红分红8个内存条来添加功用，用地址的3个最低有用位(LSB)表明。要求的存储计划是在同一周期内存取不同的内存条。从一个周期到另一周期，一切的内存条均可存取，体系规划师可经过规划体系架构来相应地分配回忆库地址，以充分发挥极速存储器的RTR功用。这样，开发人员可以在下降总体系本钱的一起大幅进步功用。
计算计数器IP
QDR IV计算计数器是一种带有QDR-IV SRAM，而且为网络沟通办理和其他计数器运用供给计算计数器的软IP。该IP选用支撑体系办理存取端口的读—修正—写逻辑。该IP的一端可以衔接网络处理单元(NPU)，另一端可以衔接 QDR-IV存储操控器。由于该计算计数器支撑400Gbps及更快速率的线卡，因而功用仅受限于所运用的FPGA和QDR-IV设备。
计算计数器IP的运转
图1是运用QDR-IV和计算计数器IP的用例。典型的网络处理单元(NPU)以800M的每秒配对物更新速率发送计算(STATS)更新恳求。每一项STATS恳求包括在一个72位字中带有两个计数器(数据包和字节计数)的进口/出口包指令令牌。整个计数器缓存数据以1秒为距离，更新到体系存储器中的终身计数器(一般为DRAM)。这一来自NPU的回读被称为处理器(PROCS)更新恳求。PCIe接口用于传输计数器缓存数据以更新终身计数器。下图显现了STATS IP的设置和与Xilinx存储操控器、PCIe总线和NPU衔接的QDR-IV存储器。
图1：带计算IP、NPU和存储器的完好根底架构
计算IP适用于HP和XP QDR-IV存储器。其运转形式经过坐落IP规划顶层接口的单一参数操控。两个计数器(数据包和字节)的每个流地址为单72位字。一个144Mb QDR-IV SRAM支撑四百万计数器。该规划所要求的IP接口数量与所运用的QDR-IV SRAM的数量适当。
正如模块图所示，NPU经过4x25Gbps链路将计算和处理恳求推送到IP中。IP的运转频率为存储器存取频率的四分之一，而且运用四条被称为“通道”的平行数据途径以匹配存储器带宽。在存储接口HP和XP运转形式中，端口A作为读取端口，端口B作为写入端口。每项计算恳求对保存在与该恳求相关的共同存储方位中的计数器数据进行读—修正—写操作。
读写恳求经过分阶段来推迟与QDR-IV存储器读取推迟以及存储操控器推迟的匹配。分阶段规划也作为本地缓存累积推迟过程中的服务更新恳求。在HP形式中，没有计算/处理器更新地址约束经过四根通道中的任何一根。地址的产生或许是随机的，而且无需给每根通道分配特定类型的地址。但由于在XP形式中存储器的区块结构和约束与其相关，因而通道0和1被分配到保存进口流数据的奇数地址方位，通道2和3被分配到保存出口流数据的偶数地址方位。这一共同的组织可以防备或许在XP形式中产生的分块约束方位。
处理器宣布的一秒钟回读恳求常见于这两种运转形式。整个存储方位需求以一秒钟距离回读，因而处理器不宣布接连恳求，而且以一秒钟距离时刻散布。该活动在每次经过处理器恳求读取后复位存储器方位。
计算IP架构
图2中的STATS_IP架构模块图标出了三个子部件：每条通道的同地址比较管道(SACOMP)区块、恳求-复用-解复用(REQ_MXDMX_CHn)区块以及每条QDR IV运用通道1个的4个A-B通道配对计数器逻辑(ABCH_CTRL_CHn)区块实例。
图2：计算IP架构
SACOMP模块图包括两个管道阶段，其间一个用于经过比较将同一时钟周期上的一切四条通道进行紧缩(SACOMP_ChN-to-All)，另一个用于对单一通道上的同一地址进行双向(突发2)比较(SACOMP_B2BChN)。当两条或更多条通道在指定的时刻实例中为同一地址时，优先性最高的通道堆集地址相同的通道上呈现的数据，而一切其他优先性较低、地址相同的通道都将失效。这保证了单一计算恳求掩盖一切地址相同的通道，然后防备呈现任何数据一致性问题。比较和堆集算法对一切或许的状况进行快速评价。此外，在单根通道上，如果有同一存储方位的双向计算更新恳求，则最新恳求失效，其数据经过之前产生的恳求堆集。这样可以保证任何同一地址方位的双向存取不会在QDR-IV存储设备界说的读取推迟中产生。
图2所示的恳求-复用– 解复用(RQMXDMXChn)区块接纳对应通道数的处理器更新恳求和计算更新恳求。由于处理器更新恳求的距离时刻固定，因而RQMXDMXchN挑选对应下一个时钟服务的处理器恳求，而且经过“恳求安排妥当”回压信号中止计算恳求。在开端处理每个一秒更新恳求后，RQMXDMXchN中止装备时钟数(默以为10)的处理器恳求通道以保证不会供给接连的一秒更新恳求服务。中止信号发送至NPU，保证在回压信号失效前不会产生新的恳求。该机制可以在不阻塞这一规划的状况下处理计算和处理器恳求。
在终究阶段，A-B通道配对计数器逻辑(ABCH_CTRLn)对每项计算恳求施行实践的读—修正—写机制，一起保证对每一项处理器恳求进行最新读取。该阶段包括读取-延时管道逻辑、操控复用、读写管道和QDR-IV操控器接口逻辑。读写延时管道考虑了内存和操控器推迟。来自附近通道和同一通道操控复用的反应机制根绝一切数据一致性问题产生的或许性。管道中的恳求流主张计算和处理器更新。操控复用(CTRL_MUX)区块区别处理器和计算恳求，然后使当时数据可以作为处理器读取数据转发或许推送到操控器接口区块以便进行进一步处理。操控器接口区块将实践的读写恳求转换为端口A和端口B上的操控器特定指令。
QDR-IV接口运转和运用通道映射
计算流四通道和一秒(处理器)更新四通道接口作为运用通道。QDR IV操控器选用带有为QDR IV端口A和端口B界说的专用四通道端口界面的4:1/1:4通道复用/解复用功用。QDR-IV操控器以固定次序对通道进行复用宽和复用，运用端和以4X时钟频率运转的QDR IV设备端之间的次序为ch0、ch1、ch2和ch3。图3为所假定的QDR-IV操控器次序和主张的QDR IV HP计算计数器解决计划和QDR IV XP计算计数器解决计划运用通道映射。
图3 QDR-IV接口4:1/1:4 复用/解复用和运用通道映射
在QDR-IV HP计算计数器中，端口A和端口B 的恳求独立于地址并依照Ch0-Ch1-Ch2-Ch3次序的摆放。这是由于HP形式无区块要求，而且端口A和端口B上的恳求或许包括同一方位的地址。但在QDR-IV XP计算计数器中，端口A和端口B的恳求是以奇数-偶数-奇数-偶数为次序的摆放的，这样端口A和端口B在同一时钟周期中就不会呈现两个归于同一区块的地址。
根据 QDR-IV SRAM的QDR IV 计算计数器IP为网络流量办理和其他计数器的运用供给了高效的计算计数计划。了解更多关于QDR-IV SRAM的相关信息，敬请拜访：http://www.cypress.com/search/all/QDR-iv。
