台积电现已发布了其重要的第四代16nm FinFET 工艺制程，16FFC(16nm FinFET Compact), 并进入量产阶段。 为了可以充分发挥好工艺制程的功耗，功用和面积(PPA)上的优势， 有必要要求咱们的规划人员将有相关工艺常识的规划战略和优化的IP相结合，其间包含了规范元件库和嵌入式存储器。在这有六种办法去完结它。
(1) 运用制程缩小的优势
16FFC 工艺制程具有更小的晶体管距离(Poly 到Poly 距离)、更小的金属线距离(线到线、VIA到线和VIA到VIA)用来走线和更小的存储器单元， 比较于台积电28nm制程，16FFC 工艺现已逾越了摩尔定律关于面积和功用在工艺节点上的缩小。FinFET 制程一起也能发生更高的单位面积的饱和电流来促进更小尺度的逻辑单元到达更好的功用。IP规划人员可以运用这些缩小的工艺尺度和改善的晶体管功用去构建更小/更快的逻辑单元和存储器。SoC 模块规划人员可以运用这些优势去快速地收敛要害路劲上的时序，可是咱们也有必要意识到这些细微的，高阻抗的线所带来的更高的线推迟还有杂乱的信号电源网络所发生的电搬迁顾忌。
图1所示，运用正确的IP，16FFC的规划可以逾越摩尔定律的缩小规矩，其面积可到达相同规划在28nm制程上的一半，而功用更快30%以上。
(2) 栅极漏电的下降与动态功耗的添加之间的平衡
16FFC制程可以供给广泛的阈值电压(VT)和沟道长度的挑选来满足于各式各样关于功用和漏电流权衡的状况。图2罗列了逻辑单元的功用相关于漏电流的散布(在对数尺度上)，以此来阐明用相同的逻辑单元和不同的VT、沟道长度来完结功用和功耗的权衡。
图2： 相对功用与相对漏电流对应每个VT和沟道长度， 7.5 track (T) 超高密度逻辑单元库(来历：Synopsys)
许多移动和物联网设备绝大部分的时刻是处在待机或许休眠状况，此刻仅有的功耗便是漏电。FinFET的Ion/Ioff比值更高是因为其竖直的鳍式结构。与传统的平面型器材比较，FinFET还能在更低电压下运转，来进一步削减漏电。
总的功耗是动态功耗和静态漏电之和。FinFET具有更低的漏电流比较于平面型节点工艺，可是它也耗费更高的动态功耗，其原因在于Fin式结构而添加的输入电容和更高的饱和电流。
这种关于相对静态漏电和动态功耗之间的改变要求咱们也需求有不同于28nm的规划计划。 图3显现了从180nm到16nm，漏电功耗占SoC总功耗的百分比。它表明晰运用FinFET工艺规划的作业相关于平面型工艺来说，并不需求太多考虑漏电流的削减，而在于更多尽力来操控动态功耗。
图3：从180nm到16nm，漏电功耗占SoC总功耗的百分比(来历：Synopsys)
(3) 办理动态功耗
规划人员可以经过时钟门翻转频率的办理，下降电容和最小化操作电压来操控动态功耗。 经过优化的地图和更短的走线来下降线电容。输入电容的最小化可以经过运用给定的功用和频率来选取最优化高度的规划单元库来完结。规范规划单元可以被构建在不同的高度下(整数倍的N、P fins)来满足于不同模块关于功用和可靠性的频率要求。例如， 图4显现了1X驱动才能的反相器在3个不同轨迹高度上的输入电容 (7.5T, 9T, 10.5T)
图4：1X 驱动反相器的输入电容(来历：Synopsys)
依据模块的功用和频率，假如用超高密度的7.5T规划单元库来完结，在功用上比较于用高密度9T单元库来说没有那么好，可是因为器材电容的削减，功耗也会下降25%。
动态功耗相同可以经过V^2这个系数用更低的操作电压来下降，如图5所示，模块之间在不同操作电压下的漏电功耗(虚线)和动态功耗(实线)。
图5：多个规范电压下功用与漏电和动态功耗的比较(来历：Synopsys)
(4) 优化逻辑库规划
充分运用台积电16FFC制程的一个重要途径是确保您运用的逻辑库是经过最大绕线密度的优化。在这有多种办法可以去实线。
(4a) 削减面积和总功耗的高效地图
充分运用先进工艺的制程是至关重要的，比方运用在分散区边际可接连的多晶硅特性要比传统的单晶硅更小5%的绕线面积。
(4b) 组合单元
优化寄存器到寄存器途径需求一套丰厚的规范单元库，其包含了各种特定功用，驱动才能和完结功用的单元。这些功用单元是归纳创立高效电路所必不可少的。优化的地图技能是要求充分运用最先进的布线算法，最大化pin口的拜访和削减或许消除布局拥堵。先进的归纳和布局布线东西可以发挥出一套具有丰厚驱动才能挑选的单元库的优势，来处理拓扑逻辑规划和物理实践距离之间单元不同的的扇形输出和负载。
(4c) 时序单元
人们有时将触发器的设置和推迟时刻称为阻滞时刻。它会耗费掉每个时钟周期里边处理实践核算作业的有用时刻。
(5) 奇妙地运用不同的触发器
咱们可以经过运用多组高功用触发器来削减阻滞时刻。 推迟优化的触发器(多重推迟触发器)可以快速地向要害途径逻辑集群发送信号。设置时序优化的触发器(多重设置时序触发器)可作为捕获寄存器，来延伸多重增量中可用的时钟周期。归纳布局布线优化东西可以被束缚去运用这些多重设置和推迟触发器来完结更多15-20%的功用提高。
(6) 存储器编译器规划
DesignWare 储存器编译器具有先进的功耗办理功用，可以供给轻度睡觉形式，深度睡觉形式，断电含糊和双电源供电形式，以及读写辅佐电路功用。一起还可以调配DesignWare STAR Memory System ，来供给一套完好的嵌入式存储器测验计划，完结从侦测到修正制作过程中的失效。
图6：适用于各种使用环境下的DesignWare Memory Compilers(来历：Synopsys)
总结
台积电的16FFC工艺制程现已改善了面积的工艺规划规矩，晶体管的功用和功耗比以及缩小了工艺误差，使得咱们可以用更小的规划规划来完结更高的功用，一起功耗也更低。为了可以充分运用好先进工艺的优势，规划者需求可以获取优化的IP模块，逻辑单元库和存储器编译器，一起能运用好归纳布局布线东西来到达他们的最佳作用。
