CMOS图画传感器发生于20世纪80年代，因为其时CMOS工艺的制作技能不高，以至于传感器在运用中的杂讯较大，商品化的进程一向很慢。至今，跟着工艺的不断进步，CMOS图画传感器的运用规模也不断扩大，涉及到数码产品、通讯、工业，医疗等各范畴。与CCD比较，CMOS图画传感器具有体积小，功耗低，本钱低一级特色。Cypress公司的CMOS图画传感器IBIS5-B-1300是一款高性能、大动态规模的图画传感器。图画传感器的正常作业需求有正确的驱动时序信号，本文就图画传感器IBIS5-B-1300，给出选用VHDL言语规划的驱动时序和仿真成果。
1 IBIS5-B-1300图画传感器
1．1 芯片简介
Cypress公司的IBIS5-B-1300将模仿图画获取、数字化和数字信号处理的功用集成在单一芯片中，是一款高性能的CMOS图画传感器。这款130万像素（1 280×1 024）的图画传感器能够选用SXGA或VGA格局输出，帧频可达27．5 f／s（1 280×1 024）或106 f／s（640×480）。
其主要特色如下：
（1）6．7μm的高填充因子像素单元。它可使器材的灵敏度较高，噪声较小。
（2）高的动态规模（单斜率积分下为64 dB）。当选用双斜率积分或多斜率积分时，动态规模可进一步进步。
（3）片载可调整增益和偏置的输出放大器。它能使信号的颤动约束在片载10 b ADC的输入规模之内。
（4）片载40 MHz的10 b ADC。它可直接对输出模仿信号进行模／数转化，该ADC在电气上与图画传感器别离，假如需求，可挑选不经模／数转化而直接输出模仿信号。
（5）随机开窗形式和亚采样形式。随机开窗形式能够只对感兴趣的区域进行读出；亚采样形式能够很好地满意图画紧缩的需求。
（6）片载时序与操控逻辑序列发生器、内部寄存器。它可使得规划者用较少的信号来操控传感器的作业。
1．2 作业原理
IBIS5-B-1300内部有12个寄存器，供给传感器作业所需的参数及作业办法。对寄存器写入的数据决议了传感器的作业状况。寄存器的数据写入接口有3种：并行接口、串行三线接口、串行两线接口。可通过芯片的IF_MODE和SER_MODE管脚接不同的值来挑选不同的数据接口形式（如表1所示）。
并行接口运用16 b并行输入来载入新的寄存器值。串行3线接口（或串转并接口）运用串行接口将数据移入寄存器缓冲器，当完好的数据字移入寄存器缓冲器时，数据字才被载入当时正在编码的寄存器。串行2线是一个单向的接口，本文暂不做剖析。
IBIS5-B-1300具有两种快门办法：卷帘快门和同步快门，用寄存器（0000）的bitO进行设定，“1”为卷帘快门，“0”为同步快门。时序如图1，图2所示。
在卷帘快门形式下，帧频Frame period=（Nr．Lines×（RBT+Pixel Period*Nr．Pixels））。
在同步快门形式下，帧频Frame period=“Tint”+Tread out=“TInt”+（Nr．Lines×（RBT+Pixel Period×Nr．Pixels））。其间，TInt为积分（曝光）时刻；Nr．Lines为每帧读出的行数；Nr．Pixels为每行读出的像素数；RBT为行空白时刻（典型值为3．5 ms）；Pixel Period为1／40 MHz=“25” ns。
卷帘快门中有两个y方向的移位寄存器，一个指向正在被读出的行，另一个指向正在被复位的行，两个指针由同一时钟y_clock（行时钟）驱动，它们之间的差值代表了光积分时刻。在卷帘快门形式下，像素的读出和复位一起进行，每行像素的复位和读出是次序进行的（见图3）。像素的积分时刻能够通过寄存器INT_TIME来修正。在这种形式下，像素在不同的时刻感光，因此在收集动态图画时会发生含糊。
在同步快门形式下，一切像素的光积分在同一时刻进行的。一切像素一起被复位，在通过光积分后，像素的值被存储在每个像素的存储节点上，然后逐行顺次读出。像素的光积分和读出是串行的，在像素读出时，积分被制止，因此能够防止卷帘快门所发生的动态图画含糊的问题。此外，同步快门支撑多斜率积分，可获得比卷帘快门更高的动态规模。
综上剖析，在运用这款成像器芯片时，对快门办法要依据运用的场合进行挑选，在对快速运动的物体进行捕获或要求有高的动态规模时应挑选同步快门；而在对图画的帧速率要求较高或要对图画进行接连收集时应挑选卷帘快门。
2 依据FPGA的CMOS操控时序的规划
2．1 现场可编程门阵列FPGA
跟着集成电路的开展，大规模可编程逻辑器材广泛用于电路规划范畴，它具有功耗低，可靠性高的特色，一起大大减小了电路板的尺度。FPGA的内部结构决议了FPGA在时序规划方面的优越性。该规划选用Xilinx公司的Spartan3系列FPGA芯片XC3$50作为硬件规划渠道。Spar-tan3依据VirtexⅡFPGA架构，选用90 nm技能，8层金属工艺，内嵌硬核乘法器和数字时钟办理模块。从结构上看，它将逻辑、存储器、数字运算、数字处理器、I／O以及体系办理资源完美地结合在一起，使之具有更高层次、更广泛的运用。
2．2 操控时序的规划
该规划选用VHDL硬件描绘言语，依据自顶向下的规划办法，将时序操控部分分为三个模块：复位模块、寄存器装备模块和快门模块。因为寄存器有两种装备办法，快门形式也有两种，因此后两部分都能够再细分为两个小模块。三个大的模块有严厉的先后联系，有必要在前一模块已完结后，才可开端后一模块。图4显现模块的区分及其联系。
复位模块是用来发生图画传感器所需的SYS_RE_SET信号，使传感器正常复位，内部寄存器清零，为寄存器的装备做好预备。
寄存器装备模块是用来装备图画传感器内部的12个寄存器，供给传感器作业所需的参数和办法。其间，参数有积分时刻、积分办法（单斜率或多斜率）、X序列发生器的时钟距离、SS序列发生器的时钟距离、亚采样办法、开窗方位及巨细等。
快门模块用于发生传感器作业所需的一些操控信号，针对快门办法的不同给出所需的时序操控信号。在同步快门的规划中，该规划选用单斜率积分，在此规划基础上多斜率积分简单完结。
该规划选用VHDL对各模块时序进行编程。其间，快门模块运用状况机来完结各状况之间的转化（图5显现了卷帘模块的状况搬运图，图6显现了同步快门的状况搬运图）。大局时钟和ADC时钟选用DCM即数字时钟办理单元来完结。
3 试验成果
3．1 仿真成果
时序操控电路规划结束后，需求对各部分进行功用仿真、逻辑归纳以及归纳后仿真，最终对整个体系进行归纳、布局布线，完结时序仿真。对各模块编程并仿真通往后，将各模块加载到主函数top中，选用并行的寄存器装备办法，对卷帘和同步两种快门办法进行仿真，在Modelsim中的仿真成果如图7，图8所示。
3．2 成像成果
将此驱动时序运用于相机体系，在全帧输出形式（1 280×1 024）下，对辨别率靶和静物进行拍照，试验成果如图9，图10所示。由所拍照成果能够看出，图画明晰安稳，无显着变形，CMOS图画传感器满意了成像的需求。
4 结语
图画传感器驱动时序的正确与否对其能否正常作业起着决议性的效果。本文在剖析CMOS图画传感器IBIS5-B-1300作业时序的基础上，规划了两种寄存器装备计划和两种快门办法，并用FPGA内嵌的数字时钟办理单元（DCM）完结了体系时钟和ACD时钟的规划。试验成果表明，所规划的驱动时序能够满意该图画传感器的驱动要求。
