近年来，扩频通讯技能在移动通讯、个人通讯、室内无线通讯以及卫星通讯中得到越来越广泛的运用。关于DS-CDMA（DirectSequence-CodeDivisionMulTIpleAccess，直接序列-码分多址）移动通讯体系，因其具有较好的抗干扰功能而成为军事通讯、民用通讯以及世界通讯的一种重要的通讯体系。扩频通讯的一项关键技能是扩频信号的规划，以及对它的捕捉和盯梢。在DS-CDMA移动通讯中，也正是运用扩频码来完成用户多址，然后使多用户能一起同享同一频带进行通讯。
在扩频通讯中，一般在伪随机序列（Pseudo-randomNoise，PN）的基础上发生扩频码。但是，扩频码（PN序列）的生成一直是通讯工程师最关怀的问题之一。跟着FPGA（FieldProgrammableGateArray，现场可编程逻辑门阵列）技能的开展，很多人选用FPGA来完成PN序列发生器。一般情况下运用FPGA来完成PN码生成器所选用的办法是运用触发器及逻辑门来组成线性反应移位存放器，然后发生所需的PN序列。但是这种办法会占用很多的触发器资源，不利于缩小芯片面积及制作本钱。SRL16E是Xilinx公司VirtexII等系列FPGA的Slice中的根本单元，运用它来完成PN码生成器能够大大下降FPGA中专用触发器的运用量，然后削减FPGA片上面积的占用。
根本原理
PN码生成器的中心是LFSR（LinearFeedbackShiftRegisiter，线性反应移位存放器），LFSR序列共有（2N-1）种状况（其间N为LFSR中存放器的个数），存放器中的数据在每个触发时钟周期右移一位。反应由预先确定的存放器引出，一起经过异或逻辑后，加到LFSR的左端。一般存放器的个数越多生成的PN序列的长度就越长，其间生成的最长的序列成为M序列。
要完成LFSR序列的填充，需求在LFSR的反应途径中参加一个多路复用器，运用这个多路复用器将完成希望的状况加载进去。需求留意的是在用一个特定的序列来填充时有必要事前知道适宜新填充的第一位从LFSR中输出。新的填充序列有必要在相同的时钟周期内加载到LFSR中，而且新序列的第一位有必要在并行加载完成后的第一个时钟周期被移出。如图1所示PN码生成器的原理图，共有17种存放状况。下面来看并行加载是怎么完成的。假如一个并行加载发生在T=0时钟周期，那么在T=17时钟周期时，经过fillsel指示反应参加。这时，移位存放器包括反应参加前的长度为17位原序列，这17位的原序列在反应参加时并未受影响。在接下来的17个时钟周期（即从T=17到T=0），原序列被移出，新的序列被移出，在T=0周期，新的序列移入结束，反应途径被断开，并在下一个时钟周期开端驱动新序列的第一位。这样，就好像新序列在一个单个的时钟周期T=0被并行加载相同。
图1PN码生成器的原理图
PN码生成器的完成
SRL16E是一种依据查找表的移位存放器，能够十分方便地装备成多个触发器级联输出的方式，因而运用SRL16E来完成PN序列，是十分高效的，而且能够很大程度地削减FPGA资源的占用。原先SRL16E因为在制造时需求注册而被以为比AS%&&&&&%（ApplicaTIonSpecificIntegratedCircuit，特定用处%&&&&&%）开支更大。现在，它已成为FPGA中LUT（LookUpTable，查找表）制造形式的根本单元，能够十分方便地运用。而且这些根本单元在规划中运用得越多，那么规划所占用的专用触发器资源就越少。如图2所示为Xilinx公司VirtexII系列FPGA中的根本Slice结构示意图。
图2VirtexII中的Slice结构示意图
运用SRL16E来完成LFSR时，一个Slice就能够生成一个16阶的LFSR，而用触发器来完成时，所用Slice的数量激增为16个。由此可见，运用SRL16E能够大大下降FPGA资源的占用。
假定LFSR多项式为g（x）=1+x5+x17，即图1所示的PN码生成器，则运用SRL16E来完成PN码生成器的电路图如图3所示。
图3SRL16E构成PN码生成器的电路图
图4为以SRL16E为根本单元，运用ISE软件规划的PN码生成器所得到的模块图。其间输出pn_out_i对应的LFSR多项式为：
图4PN码生成器模块图
输出pn_out_q对应的LSFR多项式为：
关于图4所示PN码生成器，咱们运用ISE软件内嵌的XST（XilinxSynthesisTechnology）归纳东西对其进行归纳，得到的仿真波形如图5所示。
图5PN码生成器的XST仿真波形图
依据ISE生成的归纳陈述可得到图4所示PN码生成器只是占用4个Xilinx公司VirtexII系列FPGA的根本Slice单元，可见运用SRL16E来规划PN码生成器能够十分有用地节约FPGA资源。
定论
运用SRL16E来完成PN码生成器的办法能够大大节约FPGA资源的占用量，而且因为SRL16E是被优化规划的模块，相较于传统的办法可进步所规划PN码生成器的功率。一起，SRL16E还能够用来完成滤波器、除法器以及波形发生器等，在大的体系中，例如整个CDMA体系，经过运用SRL16E可有用下降整个FPGA资源的占用量，然后使功耗及本钱等得到进一步的下降。
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