咱们的意图是创立一个Zynq Soc处理器规划，并用Logic Analyzer来调试咱们感兴趣的信号。
首要，翻开Vivado，创立一个工程。
增加这几个IP核，
点击Run ConnecTIon AutomaTIon，让软件主动帮咱们连起来。在翻开的对话框中挑选ALL AutomaTIon，
ok，软件主动连接起来，
假如要调查感兴趣的信号，这儿先右键–Generate Output Products，Create HDL Wrapper，编译，履行完成后，挑选感兴趣的信号，右键-Mark，
那么Block框图中会有改变，如图，两只虫，
履行Set Up Debug，方才符号的信号就会呈现，
next，进行设置采样深度，
接着履行Implement Design 和 Generate Bitstream。完成后导出到SDK，
未完待续。。。
