跟着雷达、电子侦查与对立、通讯等范畴技能的开展，对频率源提出了越来越高的要求，首要表现在高频率、低相噪、低杂散、小步进、宽频带、小体积等方面。频率组成技能作为体系完成高功用目标的要害技能之一，包含四种组成方法：直接模拟式频率组成、锁相频率组成（PLL）、直接数字式频率组成（DDS）和混合式频率组成（DDS+PLL）
1 目标要求与计划剖析
详细目标如下：
频率规模：9.87~10.47 GHz
频率步进：30 MHz
相位噪声：≤-93 dBc/Hz@1kHz
杂散按捺：≤-60 dBc
跳频时刻：≤50μs
依据所列目标，假如选用直接模拟式尽管相噪、杂散、跳频时刻等目标得以确保，但因为所需设备量大，导致体积大、本钱高。DDS+PLL组成方法包含DDS鼓励PLL的方法、DDS内刺进PLL做分频器以及DDS与PLL混频的方法。DDS鼓励PLL做分频器的方法因为DDS最大输出频率不高，需求屡次倍频然后恶化相噪，难以满意体系要求DDS与PLL环外混频的方法因为输出信号的带宽和杂散首要取决于 DDS而难以满意体系要求，而DDS内插PLL作为分频器的方法得到的信号杂散较低，频率分辨率小且能做到较宽的频带，可是时钟频率较高的DDS价格昂贵。选用锁相环组成，杂散功用与相位噪声功用较好，可完成的作业频带宽，但频率切换速度较慢，跳频时刻较长。因为体系并没有对频率切换速度提出过高要求，因而从价格方面考虑，咱们选用锁相频率组成技能，依据低相噪锁相环芯片HMC704LP4规划该跳频源。其原理框图如图1所示。
选用100MHz OCXO晶振奋参阅输入信号，选用Hittite公司的小数分频数字锁相环HMC704LP4发生9.87~10.47 GHz、频率间隔为30 MHz的信号。锁相环接纳来自时序操控板的操控信号，经过对鉴相器的内部寄存器进行操控，发生所需频点。因为输出频率不能被30 MHz整除，假如挑选整数形式则鉴相频率应为10 MHz，分频比N较大，噪声会以20 lgN恶化。因而咱们选用小数分频形式，鉴相频率为100 MHz，提高了相噪功用，一起因为HMC704LP4选用Delta-sigma调制技能改进了分数杂散功用，使得输出信号的杂散满意要求。
VCO选用Hittite公司的HMC512，频率规模为9.6~10.8 GHz，具有二分频、四分频输出，单边带相位噪声为-110 dBc/Hz@100kHz.高通滤波器选用Mini公司的LTCC高通滤波器HFCN-4600+.
2 首要目标剖析
2.1 相位噪声剖析
锁相环体系的相位噪声来源于参阅输入、反应分频1/N、电荷泵和VCO.存环路带宽内，参阅输入的相位噪声和N分频的噪声占很大份额，电荷泵的相位噪声也很重要。环路带宽外的相噪首要由VCO的相噪决议。
依据HMC704LP4手册，其FOM基底为FP0_dB=-227 dBc/Hz@1Hz;闪耀噪声基底为Fp1_dB=-266dBc/Hz@1Hz.输出为10.47 GHz时可得，PLL基底为
2.2 杂散剖析
跳频源杂散包含锁相环的鉴相走漏、小数杂散以及电磁兼容等方面带来的杂散。在小数形式下，因为 VCO的输出频率与鉴相频率不是整数倍的联系，所以输出信号的杂散由VCO频率和鉴相频率谐波的交互调发生。小数杂散坐落输出频率± ［fvco-（nFPD+fpdd/m）］处，其间fpd为鉴相频率，d《m，m为小数杂散阶数，大于四阶的小数杂散现已十分小可忽略不计。由理论核算可得间隔输出频率最近的杂散为±7 MHz处。杂散都在环路带宽之外，环路滤波器可将其滤除确保杂散≤-70 dBc，满意要求。
3 电路规划与完成
3.1 HMC704LP4简介
HMC704LP4是Hittite公司2011年4月推出的一款低相噪小数分频锁相环芯片，其最高作业频率可达8 GHz，具有整数形式和小数形式，包含鉴相器，精细电荷泵，参阅分频器R，可编程分频器N，Delta-sigma调制器以及缓冲扩大电路等。
其首要功用目标如下：
（1）噪声基底在整数形式下为-233 dBc/Hz，小数形式下为-230 dBc/Hz;
（2）选用Delta-sigma调制技能改进了分数杂散功用并有周期滑步按捺功用：
（3）最高参阅输入频率高达350 MHz，在整数形式下鉴相频率最高为115 MHz，在小数形式下鉴相频率最高为100 MHz，最小可至DC;
（4）该芯片有八个供电引脚，其间电荷泵部分的供电电压为5 V，其他供电均为3.3 V;5 V电流典型值6 mA;3.3 V电流典型值52 mA;
（5）三线SPI串口操控。分为HMC形式和敞开形式两种；
（6）体积小：24引脚4×4mm SMT封装。
3.2 环路滤波器的规划
环路滤波器规划是锁相环规划的要害部分。环路滤波器处于鉴相器和VCO之间，能够滤除来自晶振的噪声，鉴相器自身的输出噪声和载频重量，滤除杂散，还能够滤除来自VCO的噪声，但最重要的是建立起环路的动态特性。
滤波器规划时带宽需求折中考虑。带宽小，呵下降近端相噪，环路确定时刻长。带广大，环路确定时刻短，但会引进参阅杂散。本规划借助于Hittite PLL Design规划滤波器。该软件是Hittite公司推出的锁相环辅助规划软件，能够仿真锁相环的相噪特性、环路特性等。可经过修正环路带宽、相位裕量、零极点等来修正各参数值。本体系选用四阶有源滤波器。电路如图2所示。
其间Cb=100 nF;Rb1=Rb2=1 kΩ；C1=150 pF;C2=3.3 nF，R2=510 Ω，C3=68 pF;R3=510 Ω，C4=15 pF;R4=1.5 kΩ。此刻的环路带宽280 kHz，相位裕度为60°。
3.3 电路规划与软件完成
本跳频源输出X波段频率，电路基板选用ROGERS 4350B （介电常数3.48，厚度0.508 mm），各部分电路有必要具有杰出阻隔和屏蔽。整个电路放在铝腔体中，以确保内部和外部的电磁阻隔。腔体分为上下两层。锁相环电路放在上层。电源板和操控电路放在基层。为了获得好的相噪目标，对体系的供电规划要特别注意。体系供电包含+15V、+5 V和+3.3 V.+15 V、+5 V由电源板经过滤波后直接给锁相环电路供电。+3.3 V由+5 V经LDO发生。各+5 V电源之间用磁珠进行阻隔，各+3.3 V电源间也果用磁珠进行阻隔。
HMC704寄存器较多，装备起来比较复杂，是规划难点之一。咱们选用ALTEra公司的 FPCAEP1C3T14417对HMC704进行装备。经过SPI串口用敞开形式装备，能够削减装备时刻，进一步减小跳频时刻。使用SCLK上升沿将数据、寄存器地址、芯片地址码顺次经过SDI送给PLL内部的移位寄存器后，令SEN变为高电平将移位寄存器中的数据所存至相应锁存器中，锁相环进入相应频率确定进程。跳频时，改动频点只用改动N整数寄存器和N小数寄存器即可。
4 测验结果与定论
选用Agilent频谱仪N9030A和信号源剖析仪E5052B分别对该跳频源的杂散、相噪和跳频时刻进行测验。相位噪声测验曲线如图3所示，测验频率为10.47 GHz，相噪目标为-96dBc/Hz@1kHz;杂散测验如图4、图5所示，测验频率为10.44 GHz，图4为近端杂散、图5为远端杂散。杂散优于-70dBc.跳频时刻测验的是9.9 GHz到10.93 GHz的跳频时刻，约为36 μs.
该跳频源高于目标要求，体积为60×40×19mm3，且功用安稳牢靠。经验证该规划计划可应用于同类型的频率频率源规划当中去，具有实践的指导意义。
