摘要
跟着数模转化器的转化速率越来越高，JESD204B 串行接口现已越来越多地广泛用在数模转化器上，其对器材时钟和同步时钟之间的时序联系有着严厉需求。本文就要点讲解了JESD204B 数模转化器的时钟规范，以及使用TI 公司的芯片完成其时序要求。
1. JESD204B 介绍
1.1 JESD204B 规范及其优势
JESD204 是依据SerDes 的串行接口规范，首要用于数模转化器和逻辑器材之间的数据传输，其最早的版别是JESD204A, 现在是JESD204Bsubclass0, subclass1, subclass2。差异首要在于其对同步和链路间固定时差的丈量。现在市场上比较多地数模转化器接口是JESD204B subclass1。其最大传输速率可达12.5Gbps,支撑多链路和多器材的同步以及固定时差的丈量。下表是各版别之间的差异：
在JESD204 接口呈现曾经，数模转化器的数字接口绝大大都是差分LVDS 的接口，这就形成了布板的困难，当PCB 的密度很大的时分就需求添加板层然后形成印制板的成本上升。而JESD204B 接口是串行接口，能有用削减数据输出的差分对，能最大极限的简化Layout。因而JESD204B 是高密度板不可或缺的接口。但因其需求进行严厉的同步和以及时延的丈量，与之接口的逻辑会比LVDS 接口杂乱许多，走运的是现在逻辑厂商都集成了专用的JESD204IPCore 在他们的软件里，然后简化了逻辑的规划。
1.2 JESD204B 时钟的需求
虽然JESD204B 也有不同的版别，但越来越多的厂商挑选Subclass1,因而市面上绝大大都的数模转化器都是依据这个版别规划的。本文就以JESD204B subclass1 来评论时钟的时序需求以及TI 时钟芯片计划的完成。任何一个串行协议都离不开帧和同步，JESD204B 也不破例，也需求收发两边有相同的帧结构，然后以一种方法来同步，即区分开端。JESD204B是以时钟信号的沿来区分同步的开端，以及经过必定的握手信号使得收发两边能够正确辨认帧的长度和鸿沟，因而时钟信号及其时序联系关于JESD204B 就显得极其重要。下图是典型的JESD204B 体系的体系衔接，Device Clock 是器材作业的主时钟，一般在数模转化器里为
其采样时钟或许整数倍频的时钟，其协议自身的帧和多帧的时钟也是依据Device Clock。SYSREF 是用于指示不同转化器或许逻辑的Device Clock 的沿，或许不同器材间Deterministic latency 的参阅。如下图所示，Device Clock 和SYSREF 有必要满意的时序联系。 SYSREF 的第一个上升沿要十分简略的能被Device Clock 捕捉到，这样就需求SYSREF和Device Clock 满意上图的时序联系。通常会由于PCB 的线长以及时钟器材不同通道输出时的Skew，会带来必定的差错， Device Clock 的上升沿不必定正好在SYSREF 的脉冲的正中间，工程上只要在必定范围内就能确保JESD204 收发正常作业。
2．JESD204B 时钟的完成
2.1 专用的JESD204B 时钟芯片
LMK04820 系列的时钟芯片是一款专用的JESD204B 时钟芯片，Device Clock 和SYSREF是成对输出的，其输出的时序满意其时序要求，使用较为简略，但当用户需求接连形式的SYSREF 时，会引起必定串扰如下图所示(983.04MDevclk and 7.68MSysREF)，可能会形成数模转化器的功能下降。当然SYSREF 作业在脉冲形式，LMK04820 是一个完美挑选。假如板上JESD204B 时钟路数较多，LMK04820 的输出不能满意要求，能够用LMK1802 扩展得到更多的时钟输出。
2.2 通用的LVDS 时钟芯片
在某些使用中客户的体系上既有JESD204B 的数模转化器，也有LVDS 接口的数模转化器，或许客户需求用到接连形式的SYSREF，这时LMK04800 系列的时钟芯片是抱负挑选。LMK04800 是带有输出延时调整的去抖芯片，咱们调整其输出的延时，使得两路不同通道的输出的时序满意JESD204B 时序的要求，别离作为Device Clock 和 SYSREF。因而延时调整是LVDS 时钟芯片完成JESD204B 时钟的中心。
LMK04800 的输出有数字延时和模仿延时，在大都使用时数字延时的调整精度现已能满意了，因而不引荐模仿延时调整，别的模仿延时会带来输出时钟噪底的恶化，一般会恶化3-5db。数字延时的精度取决于第二级集成VCO
假如VCO_DIV 没有用或许用外部的VCO，则分子有必要等于1 。当延时设置完成后，有必要有同步事情才干使得设置收效，同步能够经过寄存器，硬件管脚去触发。当理解了数字延时的调整精度，再结合PCB 传输延时就能够核算出最大的调整差错。假如Device Clock 是1GHz,而此刻VCO 的频率是3GHz,则依据上面公式调整精度是167ps,别的咱们需求考虑到器材不同输出通道的Skew，这儿假定±30ps, 别的还需求考虑到SYSREF和Device Clock 的PCB 长度不等长，这儿假定0.5cm，约±30ps,则咱们能够得到SYSREF 可调整的窗口：
图中400ps 是LMK04800 LVDS 的输出的上升沿和下降沿所用时刻(上升沿和下降沿都是200ps)。 图中咱们能够依据以上的条件核算得到调整精度是167ps, Device Clock 的周期是1000ps,则可调整的窗口为1000-400-120=480ps,即为赤色的的影映区域，当SYSREF 的上升沿在赤色的区域调整时，Device clock 能够简略的检测到SYSREF 的上升沿,不然需求比及下一个Device clock 周期才干检测到SYSREF 上升沿。
3 定论及其测验验证
比较LMK04828，咱们用LMK04800 和LMK01010 发生JESD204B 的时钟，既能满意满是JESD204B 的器材的要求，也能很好的用在有LVDS 接口需求的体系中。别的LMK04800是一款十分老练的具有高延时精度的时钟芯片，其功能被用户广泛承受，一起在某些需求用延时调整去习惯DPD 算法的使用中也能很好供给完美时钟解决计划。如下图所示，这是经过调整LMK04800 的输出延时，用示波器收集的JESD204B 的时钟，其时序能很好的满意其规范。
