王依波（电子科技大学 电子科学与工程学院，四川 成都 610054）
摘 要：介绍了一种低功耗的上电复位电路（POR），针对以往上电复位电路的上电复位时刻较短和功耗较高的问题，提出了一种新的上电复位自关断电路，终究在Cadence仿真环境中，给出了该电路在0.13 µm工艺下的仿真成果。成果表明该电路可适用于各种上电时刻，而且功耗较低。
关键词：上电复位；低功耗；自关断
0 导言
上电复位电路通过检测电源电压的改变来操控芯片进入初始作业状况，当电源电压上升到正常作业电压之前，低电平复位的上电复位电路需求会发生一个低电平，使芯片处于复位状况，避免芯片非正常作业影响功用；在电源电压上升到正常的作业电压之后，上电复位电路就会坚持一个高电平，保证芯片处在正常作业的状况。
因为上电复位电路的运用非常广泛，在不同的运用场景下关于电源上电的时刻要求也不同，文献[1]所提出的上电复位电路是一种常见的结构，根据RC充电原理，该电路结构简略，功耗低，可是无法在电源电压上电较慢的情况下运用，而且抗干扰才能较低。而像文献[2]中提出的根据电平检测的上电复位电路，尽管能够满意较大规模的上电时刻，可是结构杂乱，一般包含带隙基准，比较器等模块，电路设计杂乱且功耗高。
针对上述问题，本文提出了一种上电复位自关断电路，在不同的上电时刻下都能正常作业，而且功耗极低。
1 上电复位自关断电路原理
本文提出的上电复位自关断电路结构如图1所示，包含上电复位信号发生模块，信号锁存模块和电源关断模块。电路的详细完结如下：上电复位信号发生电路是根据MOS管的阈值电压对电源电压进行检测。R1电阻作为电路的自启动模块，避免上电复位模块进入死锁状况；MOS管PM1~PM3、NM1~NM3和电阻R2一起组成了电压检测电路。
假定PMOS管的阈值电压为V tp ，NMOS管的阈值电压为V tn 。当电源电压开端上电之前，输出的POR信号一向坚持低电平状况，对芯片进行复位操作；开端上电后，在电源电压升到到V tn 之前，电路中除了节点A、C、D在通过PMOS管进行充电外，没有其他改变；当电源电压到达V tn 时，NM1导通，流经NM1的电流将节点B的点位拉低，该电流一起被PM1和PM3镜像，然后节点C的点位开端拉高到电源电压，而且跟从电源电压改变。当电源电压到达2V tn 时，NM2导通，然后节点B的电压跟着电源电压升高而升高，假定节点B的电压改变为 ∆v ，则流经PM2的电流改变∆v/R2，该改变通过电流镜反映到PM3地点的支路。可是因为NM3的漏端电流改变相关于∆v是成平方率联系，所以当NM3的电流占主导时，节点D的电压会被快速拉到地。通过施密特反相器整形后，得到一个高电平。
流过NM2和NM3的电流如下：
流过PM1和PM3的电流如下：
其间，V gs1 和V gs2 分别是NMOS管NM1和NM2的栅源电压，当电源电压逐步升高到In >Ip时，节点D的点位坚持为地，通过施密特反相器得到一个高电平，将此刻的电源电压值界说为上电复位电压的阈值，用POR vt 表明。由公式（1）（2）能够得出
因为在该电路结构中NM2只作业在饱满区，所以
由上电复位信号发生电路所发生的信号，通过施密特反相器反向并整形，输出的上升沿 的阶跃信号用来做D触发器的复位信号，D触发器脱离复位状况后，RST信号和Q`信号通过与非门逻辑输出一个低电平将NM4关断，然后电容C开端充电，D触发器的时钟信号CLK变为高电平，Q输出端输出带上升沿高电平信号，并进行锁存，发生终究的上电复位信号POR。上电复位信号POR和通过反相器INV2后作为电源关断操控信号PWD用来将上电复位信号发生电路关断，减小整个电路的静态功耗。
2 电路仿真成果
根据第1节的原理，在Cadence仿真环境中选用GSMC 0.13 µm CMOS工艺下将电路完结，并针对不同的电源上电时刻进行功用仿真和功耗仿真。为了便于描绘，选取典型的仿真成果如图2所示。由此可见，跟着电源电压的逐步升高，电路所发生的上电复位信号由低电平敏捷升高为高电平，使芯片脱离复位状况。在POR信号安稳今后，在电源电压为1.2 V的情况下，整个电路的电流只要1.5 nA左右。
3 定论
跟着芯片集成度的逐步提高，关于功耗的要求也越来越严厉，从低功耗高和适用于多种运用环境的视点动身，本文提出了一种新的上电复位电路，在上电复位完结之后，将整个电路关断，到达低功耗的意图。该电路适用规模广，功耗低，可靠性强，能够适用于各种芯片的复位操作。
参考文献
[1] Suat U. Ay, et al. A nanowatt cascadable delay elementfor compact power-on-reset (POR) circuits[C].2009 52ndIEEE International Midwest Symposium on Circuits and Systems,Cancun,Mexico.2009:62-65.
[2] Lai X,Yu W,Li G, et al. A low quiescent current and resettime adjustable power-on reset circuit[C].InternationalConference on ASIC,Himeji,Japan.2015:559-562.
本文来源于科技期刊《电子产品世界》2019年第9期第61页，欢迎您写论文时引证，并注明出处。
