使用缝隙按捺型钨填充接触区工艺来下降良率丢失

在新近的技能节点中，因为器材尺度较大，能选用成核及平坦化化学气相堆积(CVD)技能进行钨(W)填充。现在，因为插塞处的超小开口很简略发生悬垂现象，因而薄膜外表均匀成长的共形阶段可能在填充完结前就封闭或夹断，然后留下孔洞。即便没有孔洞，因为填充物从侧壁成长，在共形堆积时必定会在中心构成中心缝隙问题。

这些特点使极细微的成核层在化学机械抛光(CMP)过程中简略被浸透，使CMP浆料进入，然后损坏钨插塞。这会导致高电阻发生，或使得担任传递晶体管信号的互连彻底损坏。先进芯片规划中的高密度特征以及缺少剩余的通孔，意味着一个简略的孔洞就会形成器材彻底损坏，然后带来严峻的良率丢失（图1）。

图1：上图中，y轴显现了器材的良率丢失，x轴为通孔缺点率。十亿分之一的缺点就会导致20nm节点的芯片发生15%以上的良率丢失，而在更小节点的器材中这一状况会更为严峻。

咱们的新方法选用了共同的“选择性”按捺机制，可生成自下而上的填充，而不会发生缝隙和孔洞问题。对成核层的上部区域进行特别的预处理可促进钨自下而上成长，然后尽可能削减因夹断而形成的孔洞或触摸区缝隙的发生。

这一“缝隙按捺型钨填充工艺”（SSW）有用优化了钨的体积，可制成更结实的成核外表，便于填充后续的集成工序。这样也能够下降对CMP和介质蚀刻工艺的要求，然后带来功能、产品规划和良率方面的改进。