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片内时钟的组合思路和规划技巧

片内时钟的组合思路和设计技巧-我们都知道,当奇数个反相器串联在一起,并且把最后一级的输出反馈给第一级的输入时,在逻辑上会产生震荡,这样的电路结构通常被称为Ring OSC。

咱们都知道,当奇数个反相器串联在一起,而且把最终一级的输出反馈给榜首级的输入时,在逻辑上会发生震动,这样的电路结构一般被称为Ring OSC。

那么在实践代码规划中,怎么操作才干发生上述的电路结构呢?

咱们先看榜首种办法,虽然在AS%&&&&&%规划中很常用,但是在FPGA规划中,一般是行不通的:

(1)榜首种描绘办法:
直接运用not语法对信号进行反向,并级联

这种办法,用ISE或许Vivado归纳后,其实不会发生所需求的电路,由于从逻辑上讲,5个反相器进行级联其实和只是用1个反相器是等效的,所以归纳东西依然会把他们优化掉,即便对信号加了KEEP=true特点!

第二种处理办法才会发生真实想要的成果:

(2)第二种描绘办法:

运用LUT做反相器进行级联

当然,一般的规划中,咱们一般不会用到用这种办法发生的时钟。本文只是给咱们供给一种思路和规划技巧,在咱们规划其它特别电路时,或许能够作为参阅。

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