ATmega3208系列MCU物联网解决方案-Microchip公司的ATmega3208/3209/4808/4809是采用AVR处理器的megaAVR 0系列MCU,具有工作高达20MHz的硬件乘法器,以及高达48KB闪存储器,6KB SRAM和256B EEPROM,采用最新的技术和灵活的低功率架构,包括事件系统和SleepWalking,精密模拟特性和先进的外设,采用28,32或48引脚封装,主要用在工业,医疗,家庭自动化和物联网(IoT)应用.
基于System Generator for DSP工具实现FPGA系统的设计方案-近年来,在数字通信、网络、视频和图像处理领域,FPGA已经成为高性能数字信号处理系统的关键元件.FPGA的逻辑结构不仅包括查找表、寄存器、多路复用器、存储器,而且还有快速加法器、乘法器和I/O处理专用电路.FPGA具有实现高性能并行算法的能力,是构成高性能可定制数据通路处理器(数字滤波、FFT)的理想器件.如Virtex-II Pro FPGA包含高性能的可编程架构、嵌入式PowerPC处理器和3.125Gbps收发器等.
基于EPF10K100EQ 240-132和Booth编码实现位浮点阵列乘法器的设计-随着计算机和信息技术的快速发展， 人们对微处理器的性能要求越来越高。乘法器完成一次乘法操作的周期基本上决定了微处理器的主频， 因此高性能的乘法器是现代微处理器中的重要部件。本文介绍了32 位浮点阵列乘法器的设计， 采用了改进的Booth 编码， 和Wallace树结构， 在减少部分积的同时， 使系统具有高速度， 低功耗的特点， 并且结构规则， 易于VLSI的实现。
简析DSP的工作原理-DSP内部除了算术逻辑单元(ALU),还包括多个处理单元——辅助寄存器运算单元(ARAU)，累加器(ACC)，硬件乘法器(MULT),以及丰富的总线资源，它们的存在使得DSP可以拥有一些数字信号处理的特殊DSP指令，以及可以快速的访问存储以及并行操作的能力，保证数字信号处理中的实时的高速度、高精度累加即乘法等运算。
基于Adaboost算法结合Virtex5平台如何提升FPGA器件的性能-本文系统的实现主要用到了两类逻辑资源来优化系统性能：DSP48E Slice：25×18位二进制补码乘法器能产生48位全精度结果。此功能单元还能够实现诸多DSP模块如乘累加器、桶形移位器、宽总线多路复用器等。
如何利用FPGA硬件实现固定倍率的图像缩放？-近年来，FPGA技术发展迅速，片内集成了PLL、硬件乘法器、存储器，具有了实现优秀算法的充足资源。许多航空电子嵌入式图像处理系统是由固定的视频源和显示设备组成，系统中图像缩放的倍率是固定的。文中针对此展开重点研究，基于FPGA硬件，实现固定倍率的图像缩放。
作者Email: newtonian@263.net 摘要：本文介绍了心电放大器的基本电路构成，以及采用TI公司的MSP430系列单片机对心电信号进行模数转换处理的方法，还着重探讨了采用带硬件乘法器
为什么不能将乘法器用作调制器或混频器?它们不是一回事吗?并非如此，了解它们之间的区别十分重要。乘法器有两个模拟输入，输出与两个输入幅度的乘积成比例。VOUT = K times; VIN1 times
摘要：CIC梳状滤波器具有结构简单、规整，占用存储量小，不需要乘法器，实现简单且速度高等特点，在高速抽取或插值系统应用广泛。采用DSP Builder软件工具，在Simulink平台上构建了一级4阶
