现在，处理器功用的首要衡量目标是时钟频率。绝大大都的集成电路 (IC) 规划都依据同步架构，而同步架构都选用全球共同的时钟。这种架构十分遍及，许多人以为它也是数字电路规划的仅有途径。可是，有一种天壤之别的规划技能行将走上前台：异步规划。
这一新技能的首要推动力来自硅技能的开展状况。跟着硅产品的结构缩小到 90 纳米以内，降低功耗就已成为首要业务。异步规划具有功耗低、电路更牢靠等长处，被看作是满意这一需求的途径。
异步技能因为许多原因从前备受萧瑟，其间最重要的是缺少规范化的东西流。IC 规划团队面临着巨大的压力，包含快速地交给设备，运用高档编程言语和规范的事情驱动架构 (EDA) 东西，协助施行组成、守时和验证等使命。假如异步规划能够运用此类东西，那么能够估计将会呈现更多选用异步逻辑组件的设备。
在曩昔，小型异步电路仅用作同步电路的弥补。仅仅在最近，新发布的商用设备才首要依据异步规划。可是此类设备首要针对小众商场，如要求超低功耗和安稳电流的嵌入式感应器。
咱们正在见证一款彻底依据异步逻辑的通用数字信号处理器 (DSP) 中心横空出世。无论是 IC 规划人员仍是最终用户，它带来的长处不计其数。
同步与异步
现在的数字规划事实上选用的是同步规划技能。因为前史原因，这种办法得到了改进，规划东西也不断演化。现在有一种规范流以高档言语为根底，可完结快速开发。同步规划还能够轻松地扩展设备功用。规划人员只须进步时钟频率，就能使规划变得更快。
同步法包含树立功用模块，每个模块由一个按时钟信号操控的有限状况机 (FSM) 驱动。触发器被用于存储当时状况。当接纳到时钟信号时，触发器将更新所存储的值。
在 DSP 的规划过程中，逻辑阶段必不可少。这些阶段施行操作并将成果传递到下一阶段。下图标明单个阶段的简略模型。异步逻辑用于在两个触发器之间核算电路的新状况。例如，该逻辑云可履行加法或乘法。
Logic 逻辑
Clock signal 时钟信号
关于异步 DSP 中心，逻辑阶段被调整以消除时钟。下图显现了这种DSP 架构的根本结构。不是由时钟操控门闩线路，而实践上是传递了一个完结信号给下一逻辑阶段。依据逻辑云所履行的操作，在恰当时分可生成完结信号。
这种本地推迟操控能够保证电路的安稳。因为操控电路时刻的逻辑就在本地，它就能够相应地改动电压、处理速度和温度。
Delay control 延时操控
Logic 逻辑
异步规划有许多种不同的途径，而条件是电路不受单一时钟操控。大都状况下，异步逻辑被用于经过专门的电路规划来处理具体问题。可是，异步逻辑也可用作完好 DSP 中心的根底，而不仅仅是规划中偶然需求的一种东西。其长处包含下降功耗、牢靠性进步以及电磁搅扰 (EMI) 低。
异步规划的长处
选用异步规划的理由十分吸引人。在正确运用中，这种办法能够完结更低的能耗、更好的 EMI 功用；因为消除了全球时钟误差，真实地简化了规划。
功耗更低：与同步 DSP 中心比较，异步 DSP 最重要的长处便是功耗更低。事实上，这种异步中心的能效数量级高于最好的同步DSP。
跟着硅产品尺度的缩小，功耗问题越来越重要。因为线路长度为线性而面积为平方，单位面积硅功耗将跟着尺度的减缩而添加。现在，经过下降电压，数字规划人员现已成功地处理了这个问题；但因为电压阈值的约束，现在的半导体技能无法再有用地下降电压。要想有用地运用新添加的功用，有必要下降各个功用的功耗。
在CMOS 技能中，门电路切换状况时将耗费能量。在同步电路中，时钟需求进行屡次切换，然后形成功耗。在设备或许设备的分区中分配时钟需求时钟缓冲器。时钟缓冲器有必要足够大，以保证最大极限下降时钟误差。换言之，电路中的一切点有必要一起接受时钟改换。时钟分配一般被称为时钟树（Clock Tree），一般会耗费简直一半的总体系能量。树底部的时钟缓冲器具有适当大的扇出量和很大的体积，因而功耗较高。
现在开发有多种技能消除切换逻辑的能耗，如时钟门控。迄今为止，这些技能都无法完结异步规划的更低功耗。
时钟门控关于异步电路来说并非必备。实践上，异步电路仅在履行有用操作时耗能。换言之，无需添加电路的状况下，异步电路的功耗将依据所供给的功用相应地添加。这意味着，不需求更多调整，这种设备就具有低待机电流，其功耗也将随实践供给的功用而添加。
切换功用更超卓：除了功耗更低外，含有异步逻辑的设备还将具有极低的 EMI。无论是 IC 规划人员仍是最终用户，它带来的长处数 不胜数。
全球或当地时钟是影响 EMI 的一个最大要素。因为同步电路中的全球时钟需求一起到处进行切换，因而同步设备所宣布的 EMI 在特定频率时将具有适当显着的峰值。
高速设备所宣布的 EMI 噪音将进入 PCB 的电源层。随后该噪音将呈现在外部 I/O 或布线中，在线缆中引起剩余且一般超支的辐射。第一道防地选用解耦%&&&&&%，而更贵重的屏蔽或共模扼流线圈将用作最终一道防地。
电源层上的 EMI 也使得电源的规划愈加杂乱。关于高速作业的同步电路，电源有必要经过过滤或过量储藏，以契合电源层上所产生的电压尖脉冲。
这些噪音和电源问题加在一起，添加了规划人员的规划难度，尤其在特定规划中运用许多高速 DSP 时。经过消除关于全球同步时钟的需求，异步逻辑规划能够减轻或处理这些问题。能够显著地下降 EMI，使 PCB 规划更简略并进步体系的牢靠性。异步电路电源波纹的缺失适当有目共睹，它标明能够获得更好的切换功用。
下列图显现了同步和异步 DSP 电源噪音之间的典型差异。这些图是示波器的屏幕截图，测量了高功用 DSP 在电源层上产生的噪音。
图 1：同步 DSP 电压波纹
图 2：异步 DSP 电压波纹
在 %&&&&&% 规划人员眼中，更超卓的切换功用代表更牢靠的电路。电路一起产生大规模切换时，将产生十分大的瞬时电流。在设备的电网上显现为 IR 降。这意味着电网的某一区域在此刻的电压较低。这是意料之中的正常状况，一般都经过规划验证来保证电网能接受估计的最大电压下降。有时这也是一种约束要素，阻碍规划人员在逻辑的特定区域进行进一步规划。
消除时钟误差：选用异步规划还有许多原因。低于 90 纳米的硅片是出产的趋势。这能够从硅制造商大力投入以纠正一系列问题上得以证明。他们已着手开发干与计量学（Interferometric Metrology）等高档技能，尽量使光罩的最小特征尺度小于当时的曝光波长。
因为这些变量会进步设备的误差量，因而在过程中操控它们十分重要。时钟误差被界说为时钟信号抵达电路中不同点的时刻差。
因为相一起钟上的一切逻辑有必要有序地作业，因而时钟误差有必要保持在最低水平，以保证电路正确作业。设备的时钟频率越高，可答应的误差越小。
跟着特征尺度的削减，时钟误差的问题将愈加严峻。比较曾经，特定晶片中将分为“慢速”芯片和“快速”芯片；因为密度大幅添加，单个芯片中的变量也将有所表现。这种状况的性质关于大型单片同步设备含义十分严重。
选用异步 DSP 中心可防止此类问题。DSP 中心依据小型自计时电路。因而一切守时关于该逻辑块相关的小区域都是本地的。
安稳性更高：半导体首要受三大物理特点影响：制造流程速度、电源电压电平缓温度。假如这些特征产生任何改变，将形成晶体管作业更快或更慢的状况。
同步电路有必要在上述参数的最佳和最差状况值下进行静态时序剖析（static timing analysis），以保证设备作业正常。换而言之，同步电路有一个能够使电路停止作业的“切断点”。
因为异步电路是自计时电路，因而它们在物理特征改变时只须加快或减速。因为操控自计时的逻辑与处理逻辑处于相同区域，所以温度和电压等环境改变都会对两者形成影响。所以，异步电路针对反抗动态电压下降等瞬时改变的抗影响功用更好，还将依据长时间温度和电压改变进行主动调整。
横空出世：通用异步 DSP
因为成功选用异步规划技能的各种设备不断呈现，异步规划正遭到越来越多的重视。异步逻辑的长处众所周知。包含低功耗和更安稳的规划等等。
直到最近，异步电路仅仅在十分必要时才运用。因为学术界的成见，它们一般被视为边际产品。现在，许多商用设备现已开发了上述针对各类小众商场的功用。
彻底依据异步逻辑的通用 DSP 中心的呈现标明，现有的东西、技能和常识发明的商用产品可应用于更大的客户集体。更吸引人的是，该设备可与任何现有 DSP 相同进行相同的编程和操作。也便是说，这个处理方案在一点点不影响可用性的根底上，完结了异步技能的一切长处。
