清华大学嵌入式微处理器芯片规划为国家要点863项目，单芯片多处理器规划为项目的一个延伸。单芯片多处理器是进步处理器功能的有用途径，具有低耦合度、粗粒度并行性的首要特色。清华大学已成功开宣布具有自主知识产权的MIPS 4Kc架构的32位微处理器–THUMPl07。该处理器具有内核功能高、面积小、功耗低的长处。使其通过削减十分合适作为单芯片多处理器的内核。
本次单芯片多处理器的规划将两个Thumpl07内核集成在一个芯片上，两个内核处于彻底对等位置，完结进程级的粗粒度并行。因为现已具有能够运用的内核，开发的要点就会集在高速缓存（Cache）共同性的完结上。芯片选用了依据内部总线写更新监听的高速缓存共同性协议，具有操控逻辑简略、可扩展性好的特色。内部总线选用合适片上体系通讯、高可装备性的WISHBONE总线。运用该片上总线有用地处理了IP核可移植性、规划复用的问题。
1、 WISHBONE总线
WISHBONE最先由Silicore公司提出，现在被移交给OpenCores安排保护。因为其敞开性，现在已有不少用户集体。特别是一些免费的IP核，大多数都选用WISH-BONE标准。该总线结构具有共用的接口标准便利结构化规划，有用地处理了IP核可移植性、规划复用的问题。
WISHBON耳总线为半导体内核供给了可装备的互连办法，能够使各种内核互连起来形成片上体系；WISH-BONE总线具有很强的兼容性，进步了规划的可重用性；WISHBONE总线的接口独立于半导体技能，其互连办法既能够支撑FPGA设备，也能够支撑ASIC设备；WISHBONE总线协议简略、易懂。
WISHBONE总线是一种主／从接口架构的总线技能，假如具有有用的裁定机制，总线体系能够支撑多个ne／从接口；WISHBONE总线的可装备性首要体现在支撑点到点、同享总线、数据流、穿插开关型的互连办法；WISHBONE总线协议既包括了一种简略运用、可靠性高、易测验、一切总线业务都能够在一个时钟周期内协同的同步传输协议，也包括了标准时钟周期的异步传输协议；WISHBONE总线的同步传输协议能够作业在一个大范围的时钟频率上。这样WISHBONE总线接口既能够与内核时钟周期同步，也可与不同的方针设备同步，时序都十分简略。此外，WISHBONE总线还具有如下特色：
·简略、紧凑的硬件逻辑接口，需求更少的逻辑门；
·支撑盛行的单字读／写、块读／写、读-修正-写的总线协议；
·可调整的总线和操作数位宽；
·支撑大端（big endian）和小端（1ittle endian）两种数据表明办法；
·握手协议能够操控数据传输速率；
·支撑单周期数据传输；
·从接口的部分地址解码；
·依据体系需求，用户可自定义添加接口信号；
·体系包括多个MASTER接口时，用户能够自定义总线裁定办法与算法。
2、 完结计划
单芯片多处理器的每个内核都有别离的16KB指令高速缓存（1Cache）和16KB数据高速缓存（DCache）；指令高速缓存和数据高速缓存都选用两路组相联的映射办法；每块都包括8个字；选用虚拟地址定位、物理地址比较的寻址办法；替换办法为LBU（最近最少运用替换）。
指令高速缓存不触及共同性问题，不多做阐明。数据高速缓存选用依据监听总线的写更新共同性协议Dragonl
协议状况阐明见表1。
确认共同性协议后，单芯片多处理器的数据高速缓存单元全体规划见图1。
片内总线选用WISHBONE总线同享型衔接，每个内核的数据高速缓存的操控单元都包括WISHBONE总线的一个主接口（MASTER）和一个从接口（SLAVE）；数据总线为32位；地址总线为33位，其间最高位是两个从接口的挑选位；片内总线选用预先同步传输协议；裁定办法为轮换型；片外总线接口与广泛应用的工业标准SYSAD体系总线兼容。
在UNCAHCE空间产生的读写操作，直接拜访外部总线，与主存通讯；在CACHE空间产生的读写操作，进程如下所述：
读缺失：当一个内核的数据高速缓存产生读缺失，由本地主接口通过片内总线向远端数据高速缓存宣布读恳求，远端从接口通过片内总线应对恳求。假如应对有该单元数据，就由远端数据高速缓存调来一个数据块（8个字）；假如没有，本地主接口完毕片内总线周期，转而拜访外部总线，由主存调人数据。
写缺失：内核产生写缺失时，前半部分的操作与读缺失彻底共同；仅仅假如缺失单元是从远端数据高速缓存调来的，因为选用依据写更新的Dragon协议，所以在完结片内总线块传输业务后还要产生一个单字写总线业务，更新远端数据高速缓存单元。
读射中：不会产生任何总线业务。
写射中：假如该单元的本来状况是SC或SM，依据写更新协议，由本地主接口通过片内总线向远端数据高速缓存宣布写恳求，远端从接口通过片内总线应对恳求。假如应对有该单元数据，则通过一个单字写总线业务更新远端数据高速缓存单元；假如没有，完毕片内总线周期。
替换：完结写回协议，只需被替换出的单元状况为SM或M状况，才通过外部总线更新主存，其他状况扔掉即可。
留意：完结上述操作后要依据DRAGON协议，更新本地和远端DCahe单元的相关状况。
3、 总线业务时序剖析
由前部分的阐明发现在内部总线上能够产生三种类型的总线业务：读缺失时，块传输总线业务；SM或SC状况写射中时，产生单宇写总线业务；写缺失时，先是一个块传输总线业务然后在本地写操作完结后，一个单字写总线业务更新远端的数据高速缓存单元。以下是块传输和单字写总线周期详细的时序剖析。
块传输时序：主接口通过声明CYC_O恳求总线的运用权，一起也给出STB_O、CTI_0（010）、WE_O（低电平）和ADR_O；通过若干时钟周期等候后，假如远端从接口给出ACK_I信号，一起给出的SHARE_I信号为低电平（阐明远端数据高速缓存没有所需求的数据块，．SHARE_I为自定义的信号），这时主接口疏忽DAT-I信号，下一个时钟周期吊销CYC_O信号，完毕片内总线周期；假如给出AClI信号的一起，SHARE_I信号为高电平（阐明远端数据高速缓存有所需求的数据块），接纳DAT-I上的数据；然后7个时钟周期内，每个时钟周期ADR_O数据加4，DAII上的数据依据地址相应地改变，在第7个数据传输的时钟周期CTI_O变为111，告知远端从接口这是最终一个传输时钟周期，下一个时钟周期：降完结这个总线业务；最终一个时钟周期主接口吊销CYC_O信号，完毕片内总线周期。
内块传输时序见图2。
单字写总线周期：主接口通过声明CYC_O恳求总线的运用权，一起也给出STB_O、CTI_O（111）、WE_O（高电子）、ADlO和DAT-0；通过若干时钟周期等候后，假如远端从接口给出ACK_I信号， 一起给出的SHARE信号为低电子（阐明远端数据高速缓存没有所需求的数_I据块），主接口下一个时钟周期吊销CYC_O信号，完毕片内总线周期；假如给出ACK_I信号的一起，SHARK-I信号为高电子（阐明远端数据高速缓存有所需求的数据块），阐明从接口现已用DAT-O上的数据更新了相应的数据单元，下一个时钟周期吊销CYC_O信号，完毕片内总线周期。
单字写时序见图3。
块传输总线业务时序图2，单字写总线业务时序图3中WAIT表明主接口等候总线裁定和从接口的应对，需若干时钟周期，最快的状况下只需一个时钟周期。 总线裁定：假如两个数据高速缓存的主接口一起恳求，由裁定单元决议哪个主接口能够运用片内总线，裁定的优先级算法是轮换法。数据高速缓存的主接口，在声明CYC_O恳求总线后，假如AClI一直是低电平无效，但一起该数据高速缓存从接口的CYC_I信号有用，阐明数据高速缓存主接口没有得到总线运用权，主接口吊销CYC_O信号，该数据高速缓存响应从接口的操作，操作完结后，主接口再次声明CYC_O信号恳求总线；相反，假如数据高速缓存主接口的ACK_I信号高电平有用，阐明得到了总线运用权，能够运用总线。
综上所述，片内总线选用WISHBONE总线地址增量的传输办法，与内核时钟同步，最快能够在9个时钟周期从另一个数据高速缓存调来一个块（8个宇）的内容，可在2个时钟周期更新远端数据高速缓存的一个相关单元；数据高速缓存完结写回、写更新机制，减少了向外部总线写操作的频度。该结构具有可扩展性，只需把片内WISHBONE·总线的地址线的位数扩展（用于挑选多个从接口）就能够把多个内核集成在该芯片上，协议无需改变。该种体系结构运转两个耦合度很低的程序，功能最好。
该计划运用WISHBONE总线，依据监听总线的写更新共同性协议，把两个IP核集成在一块芯片上，完结了单芯片多处理器结构的FPGA。该体系结构选用敞开的片上总线标准，具有共用的主从接口标准，完结了IP核可移植性，具有规划可复用的长处。
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