FPGA原型验证和其他验证办法是不同的,任何一种其他验证办法都是ASIC验证中的一个环节,而FPGA验证却是一个进程。因为FPGA与ASIC在结构、功能上各不相同,ASIC是依据规范单元库,FPGA用的是厂商供给的宏单元模块,因而首先要进行寄存器传输级(RTL)代码的修正。然后进行FPGA器材映射,映射东西依据设置的束缚条件对RTL代码进行逻辑优化,并针对选定的FPGA器材的根本单元映射生成网表。接着进行布局布线,生成装备文件和时序陈述等信息。当时序能满意束缚条件时,就能够运用装备文件进行下载。假如时序不能满意束缚,可通过软件陈述时序文件来承认要害途径,进行时序优化。能够通过修正束缚条件,或许修正RTL代码来满意要求。
需求转化的代码
存储单元
存储单元是有必要进行代码转化的,ASIC中的存储单元一般用代工厂所供给的Memory Compiler来定制,它能够生成.gsp、.v等文件。.v文件只用来做功用仿真,一般不能归纳。而最终流片时,只需将规范供给给代工厂。假如直接将ASIC代码中的存储单元作为FPGA的输入,一般归纳器是归纳不出来的,即便能归纳出来,也要花费很长时刻,而且资源耗费多、功能欠好。而FPGA厂商其完成已供给了通过验证并优化的存储单元。因而存储单元要进行代码转化。
时钟单元
数字电路中,时钟是整个电路最重要、最特别的信号。在ASIC中,用布局布线东西来放置时钟树,运用代工厂供给的PLL进行时钟规划。FPGA中一般现已装备必定数量的PLL宏单元,并有针对时钟优化的大局时钟网络,一般是通过FPGA的特定大局时钟管脚进入FPGA内部,后通过大局时钟BUF适配到大局时钟网络的,这样的时钟网络能够确保相同的时钟沿抵达芯片内部每一个触发器的延迟时刻差异是能够忽略不计的。因而时钟单元也是需求进行转化的。
添加流水
因为完成结构上的不同,FPGA器材内部的单元延时远大于ASIC的根本门单元延时。导致在相同规划的情况下,ASIC能够满意其时序,而FPGA有或许无法满意。为了验证的需求,修正ASIC代码完成FPGA原型时,对ASIC完成的流水结构在FPGA完成时需求恰当添加流水。比如在一个很长的组合逻辑途径中参加寄存器。
同步规划
在FPGA规划中,同步规划是应该遵从的重要准则。异步规划简单导致电路处于亚稳态,产生毛刺。当从ASIC规划转向FPGA规划时,应该进行细心的同步。详细体现在主时钟选取、功用模块的一致复位、同步时序电路规划。在FPGA规划中要运用时钟使能替代门控时钟。在ASIC的规划中,为了削减功耗,运用门控时钟(clock gaTIng),门控时钟的结构如图2所示。当写有用时,数据才写进存储器,那么只要写有用时,寄存器才会产生翻转,这样能够削减功耗。
