现在数字显现设备中引起本钱改动的主要因素是显现屏。在规划阶段，不断推动根据渠道的显现规划的决议计划能够大大削减收购本钱。如果能支撑多种显现屏尺度，原始设备制造商（OEM）能从一个供货商那里得到较大的扣头。为了支撑多种显现屏供货商的规范，OEM能够创立竞赛局势以得到较低的价格。这两种计划节约的开支大于因为需求额定的器材而引起价格的上升，例如能完成根据渠道规划的FPGA。此外，多个供货商的支撑下降了接连供应的危险。
根据渠道的显现规划的一些考虑
图1：可重构FPGA支撑多种屏尺度、I/O规范和改动图画处理算法。
先进的FPGA能满意一切这些要求，供给灵敏的解决计划。最有用的FPGA解决计划是那些在显现规划中用于图画处理、存储器操控和I/O支撑的，能供给归纳的、根据可重编程渠道的解决计划。
带有嵌入DSP解决计划的FPGA
体系规划的关键在于CPU/软件、AS%&&&&&%、ASSP和FPGA解决计划的平衡，决议根据渠道的显现规划中可编程解决计划对哪一种功用是最佳的。一般挑选可编程器材时，需求对下面的三种电路的要求进行评价：
1.低摆幅差分信令（RSDS）和低电压差分信令（LVDS）支撑屏接口；
2.DDRSDRAM支撑图画处理存储器；
3.用于图画处理功用的DSP功用和功用。
图1中列出了满意这些要求的FPGA解决计划。输入至FPGA的是图画处理芯片和其它的ASSP，比如无线以太网。输出包含屏驱动电路和显现守时发生器。此外，图中心的FPGA块完成图画处理功用，支撑多种厂商的屏、尺度和区域要求。
在输入部分，FPGA协助规划者桥接ASSP功用至图形处理器或体系处理器。桥接的比如包含无线以太网（802.11a/g，HiperLAN2）和用户接口操控逻辑。下一代的显现设备和投影仪或许经过802.11a或HiperLAN2支撑无线以太网。此外，定制的用户接口逻辑能够使开发商的显现产品与竞赛商的构成差异化。两种功用均用一个FPGA解决计划来桥接或操控。
关于图画处理部分，FPGA供给缩放、屏幕高宽比的转化、颜色空间转化、降噪和其它的视频帧DSP功用，以支撑多种不同尺度的显现屏和多家厂商。这些图画处理算法能够是专有的，比如概括的清晰度增强，这样因为算法的不断改进能够构成产品的差异化。
有嵌入式DSP的FPGA能简单地进行图画处理的重复编程。一些低于10美元含有嵌入式DSP的FPGA支撑3000MMAC，每MMAC小于0.3美分，这关于图画处理功用来说能节约本钱。有嵌入式DSP功用的FPGA含有几个乘法模块，而一些FPGA也有嵌入的加法器、减法器和累加器，大大增强了图画处理功用。尽管低本钱FPGA作业在小于300MHz体系时钟频率，经过片上的多个DSP模块并行履行多个DSP功用能够抵达高的DSP吞吐率（3000MMAC）。
别的，FPGA能够为DDRSRAM图画处理帧缓冲器供给存储器操控和接口。DDR存储器在体系时钟的上升沿和下降沿读写数据，相关于传统的SDR（单数据率），在相同的时钟速率情况下，选用DDR有着双倍的吞吐量。DDRSDRAM一般用于帧缓冲存储器，需求用于图画处理的很多低本钱、快速的存储器。
表1：RSDS和LVDS的电气特性。
DDRSDRAM器材的DM数据屏蔽功用用来简化图形显现运用的数据处理。替代履行读、修正、写周期以改动宽字中的一部分，屏蔽的写周期和DM屏蔽信号一重用来使能和制止在宽字内单个字节的写。因为单个写周期替代了读、修正、写周期，对体系功用的进步是清楚明了的。写屏蔽简化了在一个数据块中改动所挑选的位，增加了显现颜色办理使命的功用。
在较低的时钟速度，100MHz以下，选用通用I/O和逻辑的FPGA完成DDR存储器接口很简单。然而在较高的频率下，要求FPGA有专有电路，能可靠地与DDR存储器接口。这些专有电路包含特别的布线和用于DQS选通的根据DLL的相移，DQ数据有用电路告诉存储器读猝发的开端。当DQS选通退出和再次进入三态时，前同步和后同步检测器正确地处理DQS的选通，片上终端电路供给最大的信号完整性。不是一切的FPGA都有这些专有电路，完成高速DDR存储器的接口本钱和复杂性改动相当大，这取决于FPGA系列的规范。
存储器读周期时，存储器驱动边缘对齐的DQ数据和DQS选通信号。答应FPGA用选通信号获取数据，选通信号有必要精确地相对数据相移90度，然后一起捕获一切的数据位。因为DQS选通信号不是自由挑选途径的信号，FPGA里能够运用主从DLL办法，主DLL锁存至体系时钟，然后操控将选通信号精确地相移90度的从延时线。
信号从FPGA到存储器再回来FPGA，电路板上的延时一般是不知道的，且跟着温度和电压而改动。因而，从宣布一个存储器读指令到有用的数据抵达FPGA的时刻是不确定的。FPGA里的DQ数据有用电路能够用来监控DQS选通和宣布读脉冲开端信号，发动有用数据。一般这要求一些检测手法，在读脉冲前同步开端时检测选通信号从三态到激活的改动。
因为DDR存储器运用SSTL和HSTL的电气接口，它们并行地停止到一半电压，所以处于三态的信号总是浮动到输入缓冲器的域值电压。这会导致DQ数据和DQS选通信号的寄生振动，除非有专门的电路来阻挠这种行为。FPGA含有双域值输入缓冲器和最小脉冲宽度检测器，用来阻挠读前同步之前和读后同步之后的DQS选通振动。
DDRSRAM和SDRAM器材用于各种单端和差分SSTL和HSTL电气信号的组合。这些存储器的时钟输入是差分的，因而FPGA输出驱动器有必要使正负信号间的偏斜最小。相同，为了保证在存储器接口上最大的信号完整性，具有的串行和并行完结才能的FPGA应该用来驱动和承受构成接口的各种信号。
当时新一代的DDR存储器体系运用静态并行完结，或许在电路板上或许在存储器操控器芯片内。为了抵达较高的速度，一起在相同的时刻削减体系终端功耗，在存储器和操控器里，新一代DDR2运用可开关的并行终端，以及操控输出阻抗驱动器。针对DDR2运用的FPGA包含这些功用。
关于输出部分，FPGA经过LVDS或许新出现的RSDS规范完成图画处理与屏驱动电路的接口。LVDS和RSDS是低噪声、低功耗、低振幅差分信号，用于在铜线上发送高速、每秒吉比特的数据传输信号。RSDS有着比规范LVDS更低的电压摆幅和输出驱动电流，致使有较低的EMI和功耗，如表1所示。
本文小结
挑选支撑比如LVDS和RSDS的FPGA就能把屏驱动电路放入FPGA。此外，体系规划者希望FPGA制造商供给知识产权核和简单运用的规划东西，以便进一步下降本钱和加快产品上市时刻。LatTIceECP-DSPFPGA系列支撑多种需求，包含RSDS、LVDS、DDR和DSP，并且可编程逻辑可支撑多种显现规范和格局。别的，因为支撑多种DSP知识产权核与MatlabSimulink，也使得规划愈加便当。
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