跟着水下兵器和水下飞行器等水下方针的快速开展，对其进行定位和盯梢然后查验其功用的试验具有非常重要的含义，这也是水下方针试验场的重要作业内容。水下试验场的定位体系根据被测方针是否加装协作声信标，能够分为自动和被迫两种办法。自动定位办法需求在水下方针上加装声信标，定位体系整个试验体系的同步时序操控下，通过接纳及处理水下方针声信标发射的已知脉冲信号来完结方针的定位及盯梢；被迫办法则仅通过接纳及处理水下方针运动发生的辐射噪声，完结水下方针的定位及盯梢。关于水下方针定位体系的信号处理模块而言，两种定位办法的差异在于因体系的接纳信号频率及信号体系不同而导致的体系硬件规划和处理功用不同。
1 体系的硬件规划
关于自动定位体系．水下方针的协作声信标发射的信号频率可达100kHz，因而为了满意工程使用所需的丈量精度，信号处理模块的采样频率应不小于500 kHz。可是因为自动定位体系是在共同的同步时序下作业的，因而每个处理模块只需取得接纳信号相对同步信号的时延即可，也就是说，每个处理模块只需进行一路接纳信号与不同发射信号的时延估量。
而关于被迫定位体系，方针辐射噪声的频率规划首要坐落100 Hz～2kHz，因而信号处理模块的采样频率不小于10 kHz就能够满意要求。可是因为被迫定位体系没有共同的同步时序，因而只能通过估量不同接纳信号的相对时延来进行方针的方位估量，也就是说，每个处理模块所需进行处理的接纳信号不小于2个通道。
深入分析主／被迫定位办法的信号体系及相应的处理办法可知，自动定位体系所需的信号处理模块的硬件规划和功用要求较高，因而信号处理模块的硬件规划以自动定位体系的功用方针为主、统筹被迫定位体系的方针要求。
1．1 模块的硬件功用及组成
本文规划的数字信号处理模块的首要技术方针包含：
1)输入模拟信号：通道数为3路，信号起伏为-10～10 V，频率为100Hz～30kHz；
2)通讯接口：RS422口及RS232接口各1个，自定义的通用IO口16位；
3)输出模拟信号：通道数为2路，信号起伏为-10～10 V；
4)LCD显现屏：五颜六色触摸屏；
5)运算才能：实时进行水下方针定位。
根据水下定位体系的功用需求和上述的方针要求，选用根据DSP+FPGA的硬件架构进行数字信号处理模块的规划，如图1所示。其间FPGA完结体系的时序操控、各种接口转化、数字信号预处理(如FIR滤波、FFT运算)，而DSP完结体系的副本相关或互相关、包络检波等信号处理使命；这样既充沛利用了FPGA的高度并行性和实时性，又充沛使用了DSP的信号处理才能，使体系结构灵敏、通用性强、运算才能强度，具有较好的工程使用参考价值。
1．2 硬件体系的首要器材选型
1．2．1 信号处理器
数字信号处理(Digital Signal Processing，DSP)的首要使命是完结水下方针的方位估量。因而挑选DSP时首要考虑它的运算才能，在满意运算速度要求的前提下，要求DSP的功耗小、外围电路规划简略，软件开发简单。现在可供挑选的DSP许多，包含TI公司的C2000系列、C5000系列、C6000系列，AD公司的BlackFin系列、SHARC系列、TigerSHARC系列等等，每款DSP都有其不同的特色。
针对本文规划的定位体系，归纳考虑各要素，选用TI公司的TMS320VC5509A作为体系的DSP。
TMS320VC5509A是一款16位定点DSP，其片内的128 Kx16 bit SRAM空间可满意算法的存储空间需求；内核200MHz的时钟频率可满意体系的实时性要求；4个外部存储器片选信号便于通过FPGA，完结DSP与其他在板外设的数据沟通和通讯；5个外部中止输入可满意外部设备对DSP的突发恳求。
1．2．2 FPGA
现场可编程门阵列(Field Programmable Gate Array，FPGA)的功用是完结体系的时序操控，并完结外部设备与DSP的接口转化，一起为了进步体系的实时性，完结定位体系的数字信号预处理，因而本文的FPGA挑选首要考虑FPGA的片内存储器容量、乘法器数量、宏单元数量、性价比及开发的方便性等。现在可供选用的FPGA许多，根据定位体系的详细需求和研制人员的开发经历，选用Altera公司的EP2C35F484作为体系的FPGA，用于完结其相应的功用。EP2C35F484内部具有33216个逻辑单元(LEs)，能够满意体系的各种时序操控；483 840 bits的RAM容量可认为DSP供给足够大的输入输出缓存，合作35个的乘法器，能够方便地完结数字信号预处理；4个PLL能够很方便地为体系发生不同的时钟信号或时序；322个用户I／O引脚数合作丰厚的Les便于完结各种输入输出接口转化。
1．2．3 模数及数模转化器
模数及数模转化器的挑选需一起考虑转化频率和分辨率。因而根据体系对输入模拟信号的精度要求，挑选分辨率为16位的AD7665作为体系的模数(A／D)转化器。AD7665的最高采样频率可达570 kS／s，并且其答应的输规划为±10 V。满意体系的动态规划；其数字输出可选用串行或并行接口办法，便于与DSP或FPGA接口。
根据体系对输出模拟信号的精度要求，选用18位的AD5545作为体系的数模转化器(D／A)。AD5545是电流型输出型的双路D／A转化器。因为AD5545选用串行接口办法接纳操控器的数据，因而AD5545的几许尺度极小，便于高度集成。
1. 2. 4 存储器
作为一个能够独立运转的体系，总需求必定容量的非易失性存储器，用于存储体系的指令代码和缺省的体系参数，因而本模块选用闪存(FLASH存储器)AMD29LV256M进行体系的非易失存储器规划。AM29LV256M的容量为256 MBit，能够方便地构成16 Mx16-Bit或许32 Mx8-Bit的存储器，满意代码的固化需求。别的因为选用LCD液晶屏作为体系的显现器，而现有的LCD显现器没有显现缓存，一起为了添加体系的通用性和灵敏性，便于进行大数据量的数据处理，体系需规划大容量的静态存储器(SRAM)。本模块选用CY7C1061AV33进行体系的外部存储器扩展。CY 7C1061AV33容量1 M×16-Bit，拜访速度快。
1．3 体系的硬件电路规划
为了便于扩展，本模块的规划分3大部分进行：模块的供电、DSP最小体系以及以FPGA为中心的各种接口。
模块的供电选用LM2676-ADJ、TPS79501、LT1584CT3．3，将输入的12 V转化成DSP和FPGA所需求的5、3．3、1．6、1．2 V，并通过操控电源芯片的使能靖完结DSP的上电次序。
DSP最小体系规划首要包含复位电路、时钟电路、调试接口等，其间复位电路选用Max706结合相应的外部器材完结上电复位、手动复位、看门狗复位、DSP内核电源电压过低复位、通过上位机复位等；时钟电路的规划结合DSP或许FPGA的片内PLL、选用高精度、高安稳度的外部有源晶振完结，并尽量下降外部晶振的频率，模块中的晶振频率为20MHz。而调试接口的规划因为需求常常插拔调试接口，因而首要考虑抗静电要素，通过在每根信号线上并联瞬态电压抑制器(TVS)完结；别的，为了进行较远间隔的调试，进行了调试接口的再驱动及缓冲。
以FPGA为中心的各种接口规划包含存储器接口、外部中止接口、AD接口、DA接口、串行接口、LCD显现器接口等。为了便于扩展，DSP的EMIF信号线悉数接到FPGA，并将FLASH存储器(AM29LV256M)和SRAM存储器(CY7C1061AV33)先通过FPGA再接到DSP的EMIF空间。也就是说，外部设备包含存储器可方便地映射到DSP不同的存储器空间。DSP的EMIF空间的缺省的装备为：CEO用于拜访FPGA的片内SRAM(作用输入及输出缓冲的存储器)：CE1用于拜访DSP的上电程序加载空间，与FLASH存储器衔接；CE2用于拜访SRAM空间。外部中止接口用于将可选的多个外部中止源有挑选的接到DSP的中止输入；缺省的装备为：INT0用于呼应外部的同步，INT1用于RS422通讯中止，INT2用于RS232通讯中止；INT3、INT4为用户备用中止。AD接口首要将串行的采样数据转化成并行的数据并存放于FPGA的片内缓存或许直接将并行的采样数据存放于FPGA的片内缓存，用于FPGA的数据预处理(如FIR、FFT等)，然后再将预处理的成果送到输出缓存。DA接口则在DSP的操控下、将DA输出缓存中的并行数据转化成AD5545所需求的串行接口数据，完结DA改换。串行接口则依照不同接口的收发协议，安排及收发数据，完结与不同设备的通讯。LCD显现接口实际上是一个接连读写显存的接口，因而在FPGA内部规划了一个专门的读写显存操控器(简称LCD操控器)，能够独立进行显现、操控LC D；可是为了便于DSP及时更新显现内容，在DSP和LCD操控器之间规划了一套裁定电路，处理它们在读写显存时的抵触。
2 使用程序规划
时延估量是声源定位算法的要害内容。为了进行时延估量，首要基阵接纳方针信号模拟信号，再通过收集、根据不同办法进行处理，得到方针信号抵达各个阵元的相对时延。一种广义互相关时延估量法(GCC)的流程图如图2所示。其间滤波在FPGA内部选用FIR完结，而FFT则能够由FPGA完结。也可由DSP完结。
3 试验
输入信号为两路CW信号，信号频率10kHz，脉宽1ms，两路时延0．2 ms，信噪比为-3 dB，A／D的采样频率为300 kHz，则信号脉宽有300个点，估量时延峰值应该在违背中心60点处。依照图2的流程进行处理，采样宽度为512个点，广义互相关时延估量作用如图3所示。由图3可知，相关峰坐落第455采样点处，即时延估量为0．19 ms，与给定的时延根本共同。
4 定论
本文研讨的信号处理模块规划灵敏性好、扩展性强，合适水下方针主被迫定位体系的数据收集及处理，也可用于信号处理范畴进行实时信号处理。本文所规划的以FPGA为中心的信号处理模块具有较好的工程使用参考价值。
