变频调速的完结，现在一般运用CPU加片内外设的专用微处理器。可是，专用微处理器许多占用CPU，受时钟约束，很难完结高精度算法，且引脚I/O口有限。用CPLD（杂乱可编程逻辑器材）规划甚至仿真、验证、运用ISP（在体系编程）对硬件调试都非常便利，开发周期很短，且I/O口许多，能够随意设定，故用CPLD规划专用芯片有很大的发展前途。假如非许多运用可直接运用CPLD，价格也能够承受；许多运用可在此基础上规划制作专用芯片（ASIC）。本文研讨VVVF变频调速完结的战略，具体介绍运用于该体系的一种分不时复用电路，用CPLD完结。 
1 ALTERA公司MaxplusII软件简介
CPLD是可由用户进行编程（又称装备）完结所需逻辑功用的数字%&&&&&%。MaxplusII可编程逻辑开发软件供给了一种与结构无关的规划环境，使运用ALTERA通用CPLD的规划得能便利地进行规划输入、快速处理和器材编程。MaxplusII供给了全面的逻辑规划能力，可将文本、图形和波形等规划输入办法恣意组合树立起有层次的单器材或多器材规划。MaxplusII编译器（Compiler）完结最小化和逻辑归纳，把规划装配成一个或多个器材并发生编程数据；还可进行规划校验，包含功用仿真、守时仿真、影响速度的要害途径的延时猜测以及多系列器材穿插的多器材仿真。Compiler的Fitter(适配)模块运用试探法把通过归纳的规划最恰当地用一个或多个器材完结。这种主动适配功用使规划者得以从冗长的布局与布线作业摆脱出来。综上所述，以MaxplusII为EDA软件东西，周期短、集成度高、价格适宜、可完结强壮的逻辑功用。 
2 分时复用思路的完结
因为操控芯片需求输出三相六路SPWM脉冲信号，这就需求在每个载波周期查三解函数表。查三角函数表法获得所需三角函数值的电路结构两种：一种是树立三个相位互差120°的三角函数表，输出的SPWM波形脉冲的脉宽数据通过即时运算电路得到，三相数据别离核算，各占用一个查表电路；一种是通过一个三角函数表，输出的SPWM波形脉冲的脉宽数据通过分时函数表，输出的SPWM波形脉冲的脉宽数据通过分时运算电路得到，运算时刻对输出波形不会有什么影响，内部的ROM空间要求也很小。
假如每相别离用独立的电路完结，将多消耗许多逻辑门，并且占用三个正弦表格。这在规划上是简略的，但在实际上却非常不合理。本文提出一种完结三相分时的思路，大大削减了逻辑数目，仅添加分时信号和信号别离电路，到达只占用一个正弦表格，并且只耗用一个核算电路的作用。实验证明，这种三相分时核算电路安稳、电路结构简略。电路原理如图1所示。 
图1中D点为待别离的三相正弦数据经起伏调制后的瞬时值，由box1核算发生。在每一个载波周期，从三角波的发生到呈现波峰的时刻核算并输出。Box1作业框图如图2所示。
时钟CLK在每个运算周期发生3次上升沿。该时钟图2的“count0_2”以3为模计数，计数值送三选一数据挑选器，如图3所示。并排输入的三相数据16、516、266通过该电路变成时刻上接受的数据result[9..0]，这样送入的三相数据就完结了组成。
其Maxplus box2框图的一个部分如图4所示。其间retb这个box中的输入M0[1..0]为判据，来确认D[8..0]是否能够通过，如上所述count0_2为以3为模的计数器。数据通过这种方法完结了别离，再加后级锁存，并锁存送到PWM发生器。 
ABC三点为由box2别离后的数据，锁存一个载波周期，送至后边的PWM发生器。。box2作业的仿真波形如图5所示。
图5中，CLKA、CLKB、CLKC为输入的分不时钟信号，在每个三角波计数峰值处发生。在此处，D点传送过来的三相数据为18、305、175，是通过查正弦表，以及查vf曲线，并进行调幅运算后得到的某一个瞬间的数据。别离是C、B、和A相的数据。通过box2的别离能够看到，三相数据被别离开来并锁存，直到通过一个载波周期，新的数据送过来。 
从图1～5能够很明晰地看出：该分时复用电路对图1中的box1进行了复用，三路并排输出的数据通过分时挑选，被分红按顺序排列的一路数据送到box1，通过一系列运算得出一路按顺序排列的数据，该路数据其实包含了三相的信息。然后，再反过来把这一路数据拆分了三路数据，就能够送到PWM波形发生器发生三相六路波形。
上述可见，假如不选用这种分时电路，那么三相的运算将会用到三个box1，而box1包含了乘法器、正弦表格、死区核算等。所以运用分时电路大大节省了门数，从而使芯片电路规划缩小近2/3。这种思想在AS%&&&&&%规划中也很有实用价值。
体系规划完毕后，运用MaxplusII的芯片制造，选用最大1万门的芯片ACEK EP1K10。该体系能够成功制造，但假如用开始规划不运用分时电路的体系，有必要运用最大3万门的ACEK EP1K30系列CPLD芯片。这证明了该体系节省了大约2/3的逻辑门。
3 体系逻辑与时序功用验证
图6为运用MaxplusII的波形仿真功用得到的芯片输入输出图。ALTERA公司的这种软件非常便利地提高了传神的验证方法。这种仿真不光供给了逻辑输出的验证，并且供给了时序的验证，包含芯片内部的各之间延时，以及竞赛冒险现象的闪现。
输入调制频率为500Hz时的三相六路SPWM波形，在相位上互差120°。 
4 定论
本文提出的一种完结三相分时运算思路，通过了仿真验证。该分时电路使体系占用CPLD逻门的个数削减近2/3，减小了体系规划，提高了功率。
