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根据FPGA的DDFS信号源完成

DDFS技术是自21世纪70年代出现的一种新型的直接频率合成技术。DDFS技术是在信号的采样定理的基础上提出来的,从“相位”的概念出发,进行频率合成,不但可利用晶体振荡的高频率稳定度、高准确度,且频率

导言

在电子信息范畴,函数产生器(信号源)是通用的设备。近年来电子信息技术 的飞速发展,使得各范畴对信号源的要求在不断进步。不光要求其频率稳定度和准确 度高,要求频率改动 的便利性,并且还要求能够产生恣意波形,输出不同起伏的信号等。而完结频率组成方法 有许多种,但根本上能够概括为直接频率组成和直接频率组成两大类方法 。选用传统的频率组成技术 要完结上述要求,几乎是不可能的。DDFS技术 是自21世纪70年代呈现的一种新式的直接频率组成技术 。DDFS 技术 是在信号的采样定理的基础上提出来的,从“相位”的概念动身,履行 频率组成,不光可运用 晶体振荡的高频率稳定度、高准确 度,且频率改动 便利,转化速度快,便于产生恣意波形等,因而,DDFS技术 是现在高精密度信号源的中心技术 。现在已有专用的DDFS芯片,如美国AD公司的AD9850等可用于DDS 信号源的开发,但其本钱较高。

 1 DDFS原理

DDFS的原理:将对正弦等各种信号的采样量化数据存入ROM存储器中,在时钟的操控下,顺次或隔必定步进读取ROM中的数据,再经过D/A转化芯片及后级的低通滤波器来完结频率组成的一种方法 。其原理框图如图1所示。其首要的组成部分包含:相位累加器(也可理解为ROM存储单元的读地址产生单元)、正弦信号采样量化数据存储ROM表、D/A转化及低通滤波器。


DDFS参数核算:DDFS的首要参数包含正弦信号的采样点数,最高输出频率fomax,最低输出频率fomax及频率分辨率△fo等。依据DDFS原理可知,在时钟操控下将一切ROM存储数据顺次读出,则输出的信号周期最长Tomax=NTc,即输出频率最低为fomax;只读出两个点(∏/2和 3∏/2)的采样数据,则输出的信号周期最短Tomin=2Tc,即输出频率最高为fomax。其间Tc为时钟周期。相应核算如下。(1)输出信号频率通式:fo=Sfc/2n,其间2n为采样点个数N,故可知n为采样后ROM的地址位数;其间S为步进长度,即每S个地址取一个采样点;

(2)输出最低频率

(3)输出最高频率

检查原图(大图)尽管依据奈奎斯特采样定理,一个周期采样两个点即可确保信号的频谱信息不丢掉,但为了输出信号滤波后失真较小,一个周期至少采样8个点;故可知S的取值规模应该为1~2n-3;
(4)频率分辨率△fo:△fo=fc/2n,与最低频率共同。

2 DDFS的FPGA完结的参数核算

本规划充分运用 CycloneII系列FPGA芯片EP2C35的片上资源来完结一个依据DDFS的正弦信号源。因为此芯片的片上可用ROM单元为483,840位二进制,因而,片上ROM资源只能够存储215(32768)个8位二进制采样点的数据。

(1)ROM资源优化:由所以正弦信号,因而只需采样其(0,n/2)区间上的函数值,即可依据其周期性及对称性,求出其他区间上的相应的函数值。故,尽管片上资源只能存储215(32768)个8位二进制数据,但运用 正弦信号的对称性,可完结217点采样。因为正弦信号在(n~2n)间为负值,因而输出函数值时,需要 履行 补码转化;

(2)地址位长度:ROM的寻址地址为15位二进制数;

(3)步进位长度:步进最大应为217/23=214,即步进为14位的二进制数;

(4)相位操控字:相位是指读取数据时,应该归于(0,2n)上的哪个区间,因为共有4个不同的区间。故可选用2位的二进制数来标识;不同的相位区间,决议着地址的读取方向及输出函数值能无法 取补码运算;

(5)恣意波形的产生:要产生恣意波形,可运用 恣意波形如矩形脉冲、三角波、锯齿波等的傅利叶级数分化表达式,取其前有限次(如10次)谐波履行 求和并存入指定的RAM单元,再顺次读出数据,即可产生恣意的信号。也能够将相应波形的数据履行 采样,存入ROM中,按必定步进履行 读取。经过以上分析 ,在充分运用 片上存储单元,不扩展外部存储器,地址时钟为10 MHz的基础上,可得频率分辨率为△f=78 Hz,输出信号最高频率(一个周期最少采样8个点)为fomax=fc/8=1.25 MHz;输出信号最低频率为fomin=Sfc/2ns=1=fc/217=78 Hz。若采样点到达232个及以上,频率分辨率能够做到0.015 Hz,到达mHz量级。可见运用 Cyclone II系列芯片规划出功能优秀的信号源。依据DDFS的原理,其FPGA规划原理如图2所示。其间操控单元由有限状况机构成。尽管整个体系的操控不必定需要 运用 有限状况机,但因为运用 的FPGA 芯片不支撑 异步的ROM,即从地址锁存进入ROM单元,到数据从ROM中读出有至少一个时钟周期以上的延时。因而选用状况机来履行 操控,能够到达较好的输出与时钟同步。操控流程为:时钟信号进入操控单元,由它产生地址产生单元的输入时钟adrclk,地址产生单元在时钟adrclk的驱动下,结合输入的步进信号Step,产生地址及此地址所对应的象限Phase,此地址产生后当即输入到ROM单元中,过两个时钟周期后,操控单元从ROM存储单元中读出输入地址对应的数据,并在时钟的操控下,将前面所产生的象限值Phase与ROM数据一同送到补码转化单元,补码转化单元依据Phase的值来决议能无法 需要 履行 补码转化,若需要 ,则履行 补码运算并将数据输出,若不需要 ,则直接将数据输出。下面给出各模块的具体 规划细节。


(1)操控单元:操控单元是整个体系的中心部件。由一个根本 的有限状况机构成。其状况转化图如图3所示。

(2)地址产生单元:规划思路为依据输入的Step值,核算出一共四个象限所需取值的点数,也就能够核算出一个象限所要取值的点数m,然后在时钟效果下履行 计数,当计数值达m个时,阐明一个象限内现已取完点,此刻phase自加1,计数变量从头置零。因为在(0,π/2)sin的函数值为从0→1改变; (π/2,π)函数值从1→0改变;(π,3π/2)函数值从0→-1改变;(3π/2,2π)函数值从-1→0改变。故在(0,π/2)和 (π,3π/2)地址值从0→32767,每隔一个步进Step读一个数据,当然后者的数据要经过补码单元的处理;而在(π/2,π)和 (3π/2,2π)象限,地址值则从32767→0,每隔一个步进Step读一个数据即可,相同的,后者的数据也要经过补码单元的处理。(4)补码转化单元:依据现在地址所在象限来决议能无法 需要 履行 补码转化。如产生正弦信号时,(0,π)象限sin函数值为正,而(π,2π)象限上sin 函数值为负,因而在(π,2π)象限时,需要 对输出数据履行 补码转化。补码转化单元较根本 ,依据二进制数取补的原理履行 规划即可。

 4 成果分析

本规划在QuartusII6.0的平台上完结规划作业,其仿真波形如图4所示。在仿真波形中装备 的步进长度为1024点。因为有状况机履行 流程操控,产生的波形较滑润,元多滑毛刺产生。若要进一步进步输出信号频率规模,则规划流程 中,不该对时钟信号履行 分频。

一起,还能够运用 QuartusII的SigTapII东西对所规划的程序履行 硬件验证,装备 好相应步进后,相应的输出波形如图5及图6所示。可见所产生的低频正弦信号波形滑润,而频率较高时有必定的毛刺,这能够通往后级的低通滤波电路(如切比雪夫低通滤波网络等)来履行 滤除。

本规划运用 的逻辑单元只占FPGA片上资源的1%,存储单元占54%,I/O口占13%。可见首要资源为片上的存储单元,假如进步一位地址位,则数据量翻倍,FPGA片上ROM不够用。经过QuartusII6.0的时钟分析 ,本规划可到达的最高时钟为149.41 MHz,而地址产生的时钟为时钟的4分频,故地址产生单元的最高时钟可达37.352 5 MHz,相应的输出信号最高频率可达4.665 MHz,相应的最低频率及频率步进为284.976 Hz。

5 结束语

本规划在不向外扩展ROM存储器的情况下,对DDFS规划履行 优化,充分运用 Cyclone II系列FPGA的片上资源,其输出正弦信号最高频率可达4 MHz以上。只需选用更好的计划履行 规划,使采样点能够做到232个及以上,频率分辨率能够做到0.015 Hz,到达mHz量级,进一步进步信号源的输出信号频率规模及频率分辨率等技术 目标,可运用 Cyclone II系列芯片规划出功能优秀的信号源,到达有用信号源的要求。

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