当时最盛行的硬件设计言语有两种，即 VHDL 与 Verilog HDL，两者各有好坏，也各有相当多的拥护者。VHDL 言语由美国军方所推出，最早经过世界电机工程师学会(IEEE)的规范，在北美及欧洲运用十分遍及。而 Verilog HDL 言语则由 Gateway 公司提出，这家公司曲折被Cadence所购并，并得到Synopsys的支撑。在得到这两大 EDA 公司的支撑后，也随后经过了 IEEE 规范，在美国、日本及我国台湾地区运用十分遍及。
咱们把这两种言语详细比较下：
1.全体结构
点评：
两者结构根本相似，并行句子的品种也相似;
VHDL言语需求进行许多阐明，程序一般比较长;
Verilog HDL一般不进行阐明，或只进行十分简略的阐明，程序比较简略。
2.数据目标及类型
VHDL
常量 信号 变量 9种预界说类型 各类用户界说类型
可描绘各类不同的量
有必要进行类型阐明
运算时有必要考虑类型的一致性和适用性
Verilog HDL
常量： 数量，参量
变量：网络型 寄存器型
类型品种少
运算时所受的束缚少
3.运算符号
运算首要分为3类 ： 算术运算 逻辑运算 联系运算
算术运算
VHDL中有10种 但许多都不能进行归纳，只能用于行为描绘
Verilog HDL中只要可以归纳的5种
逻辑运算
VHDL中 有常用的6种，均用字符方式表达
Verilog HDL中有3类共14种，
分为一般逻辑运算，位逻辑运算，减缩逻辑运算
联系运算
VHDL中有6种
Verilog HDL中有2类共8种，比照增加了全等和不全等(用于对不定态比较)。
除了以上3类运算外，VHDL中还有衔接运算，Verilog HDL中还有衔接运算、移位运算和条件运算。
点评：
VHDL的运算区分比较笼统，习惯面较广
Verilog HDL的运算区分比较详细，对逻辑代数反映更详尽一些。
4.句子
两种言语的句子都分为并行句子和次序句子，并行句子在主程序中运用，次序句子只能在子结构中运用;
并行句子都分为3种方式：
