DC/DC开关控制器的MOSFET挑选是一个杂乱的进程。只是考虑MOSFET的额外电压和电流并缺乏以挑选到适宜的MOSFET。要想让MOSFET维持在规则规模以内，有必要在低栅极电荷和低导通电阻之间取得平衡。在多负载电源体系中，这种状况会变得愈加杂乱。
DC/DC开关电源因其高功率而广泛应用于现代许多电子体系中。例如，一同具有一个高侧FET和低侧FET的降压同步开关稳压器，如图1所示。这两个FET会依据控制器设置的占空比进行开关操作，旨在到达抱负的输出电压。降压稳压器的占空比方程式如下：
图1：降压同步开关稳压器原理图
FET或许会集成到与控制器相同的同一块芯片中，然后完成一种最为简略的解决方案。但为了供给高电流才能及（或）到达更高功率，FET需求一直为控制器的外部元件，这样能够完成最大散热才能，由于它让FET物理阻隔于控制器，而且具有最大的FET挑选灵活性。缺陷是FET挑选进程愈加杂乱，原因是要考虑的要素有许多。
一个常见问题是“为什么不让这种10AFET也用于我的10A规划呢？”答案是这种10A额外电流并非适用于一切规划。挑选FET时需求考虑的要素包含额外电压、环境温度、开关频率、控制器驱动才能和散热组件面积。要害问题是，假如功耗过高且散热缺乏，则FET或许会过热起火。用户能够运用封装/散热组件ThetaJA或许热敏电阻、FET功耗和环境温度预算某个FET的结温，具体办法如下：
其他损耗构成的原因还包含输出寄生电容、门损耗，以及低侧FET空载时刻期间导电带来的体二极管损耗，但在本文中将首要评论AC和DC损耗。
图2中高亮部分显现了这种状况。依据公式4，下降这种损耗的一种办法是缩短开关的升时刻和降时刻。
图2：AC损耗图
经过挑选一个更低栅极电荷的FET，能够到达这个方针。另一个因数是开关频率。开关频率越高，图3所示升降过渡区域所花费的开关时刻百分比就越大。
图3：开关频率对AC损耗的影响
因而，更高频率就意味着更大的AC开关损耗。所以，下降AC损耗的另一种办法就是下降开关频率，但这要求更大且一般也更贵重的电感来保证峰值开关电流不超出标准。
开关处在导通状况下呈现DC损耗，其原因是FET的导通电阻。这是一种十分简略的I2R损耗构成机制，如图4所示。可是，导通电阻会随FET结温而改变，这便使得这种状况愈加杂乱。
图4：DC损耗图
所以，运用公式3、4和5精确核算导通电阻时，就有必要运用迭代办法，并要考虑到FET的温升。下降DC损耗最简略的一种办法是挑选一个低导通电阻的FET。别的，DC损耗巨细同FET的百分比导通时刻成正比例联系，其为高侧FET控制器占空比加上1减去低侧FET占空比，如前所述。由图5能够知道，更长的导通时刻就意味着更大的DC开关损耗，因而，能够经过减小导通时刻/FET占空比来下降DC损耗。例如，假如运用了一个中心DC电压轨，而且能够修正输入电压的状况下，规划人员或许就能够修正占空比。
虽然挑选一个低栅极电荷和低导通电阻的FET是一种简略的解决方案，可是需求在这两种参数之间做一些折中和平衡，如图6所示。低栅极电荷一般意味着更小的栅极面积/更少的并联晶体管，以及由此带来的高导通电阻。另一方面，运用更大/更多并联晶体管一般会导致低导通电阻，然后发生更多的栅极电荷。这意味着，FET挑选有必要平衡这两种彼此抵触的标准。别的，还有必要考虑本钱要素。
图6：可有用平衡这两种参数的一些新上市FET的导通电阻和栅极电荷比照图 低占空比规划意味着高输入电压，对这些规划而言，高侧FET大多时分均为关断，因而DC损耗较低。可是，高FET电压带来高AC损耗，所以能够挑选低栅极电荷的FET，即便导通电阻较高。低侧FET大多数时分均为导通状况，可是AC损耗却最小。这是由于，导通/关断期间低侧FET的电压因FET体二极管而十分地低。因而，需求挑选一个低导通电阻的FET，而且栅极电荷能够很高。图7显现了上述状况。
图7：低占空比规划的高侧和低侧FET功耗
假如下降输入电压，则能够得到一个高占空比规划，其高侧FET大多数时分均为导通状况，如图8所示。这种状况下，DC损耗较高，要求低导通电阻。依据不同的输入电压，AC损耗或许并不像低侧FET时那样重要，但仍是没有低侧FET那样低。因而，依然要求恰当的低栅极电荷。这要求在低导通电阻和低栅极电荷之间做出退让。就低侧FET而言，导通时刻最短，且AC损耗较低，因而能够依照价格或许体积而非导通电阻和栅极电荷准则，挑选正确的FET。
图8：高占空比规划的高侧和低侧FET功耗
假定一个负载点(POL)稳压器能够规则某个中心电压轨的额外输入电压，那么最佳解决方案是什么呢，是高输入电压/低占空比，仍是低输入电压/高占空比呢？在TI的WEBENCH电源规划师中创立一个规划，并以此作为比如。运用不同输入电压对占空比进行调制，一同检查FET功耗状况。图9中，高侧FET反响曲线图标明，占空比从25%～40%时AC损耗显着下降，而DC损耗却线性添加。因而，35%左右的占空比，应为挑选%&&&&&%和导通电阻平衡FET的抱负值。不断下降输入电压并进步占空比，能够得到最低的AC损耗和最高的DC损耗，就此而言，能够运用一个低导通电阻的FET，并折中挑选高栅极电荷。
图9：高侧FET损耗与占空比的联系
如图10所示，控制器占空比由低升高时DC损耗线性下降（低侧FET导通时刻更短），高控制器占空比时损耗最小。整个电路板的AC损耗都很低，因而任何状况下都应挑选运用低导通电阻的FET。
图10：低侧FET损耗与控制器占空比的联系
图11显现了咱们将高侧和低侧损耗组合到一同时总功率的改变状况。能够看到，这种状况下，高占空比时组合FET损耗最低，而且功率最高。功率从94.5%升高至96.5%。不幸的是，为了取得低输入电压，有必要下降中心电压轨电源的电压，使其占空比添加，原因是它经过一个固定输入电源供电。因而，这样或许会抵消在POL取得的部分或许悉数增益。另一种办法是不运用中心轨，而是直接从输入电源到POL稳压器，意图是下降稳压器数。这时，占空比较低，有必要小心肠挑选FET。
图11：总损耗与功率和占空比的联系
在有多个输出电压和电流要求的电源体系中，状况会愈加杂乱。能够运用WEBENCH电源规划师东西，让这类体系的折中挑选进程可视化。这种东西让用户能够看到运用不同中心轨电压的各种情形，比照不同POL稳压器占空比的功率、本钱和体积。图12显现了一个体系，其输入电压为28V，共有8个负载，4个不同电压，规模为3.3～1.25V。共有3种比照办法：1）无中心轨，直接经过输入电源供给28V电压，以完成POL稳压器的低占空比；2）运用12V中心轨，POL稳压器中等占空比；3）运用5V中心轨，高POL稳压器占空比。
图12：标明输入、中心轨、负载点(POL)电源和负载的电源体系
图13和表1显现了比照成果。这种状况下，无中心轨电源的构架完成了最低本钱，12V中心轨电压的构架取得了最高功率，而5V中心轨电压构架则完成了最小体积。因而，咱们能够看到，关于这种大型体系而言，单POL电源状况下所看到的这些参数均没有显着的趋向。这是由于，运用多个稳压器时，除中心轨稳压器自身以外，每个稳压器都有其不同的负载电流和电压要求，而这些需求或许会彼此抵触。研讨这种状况的最佳办法是运用如WEBENCH电源规划师等东西，对不同的选项进行评价。
图13：WEBENCH电源规划曲线图
表1：中心轨电压对电源体系功率、体积和本钱的影响
总归，FET挑选是一项杂乱的作业，但假如挑选正确，能够完成低本钱、高功率的电源体系。比如WEBENCH电源规划等东西能够协助用户可视化地比照不同的办法，做出折中、平衡的挑选，然后快速地取得抱负规划。
