摘要：数字校准是高速高精度流水线ADC规划中的关键技能之一。文章提出了一种可经过校准操控生成测验信号，主动核算权重来对流水线ADC中电容失配进行差错补偿的技能。该技能能有效地减小增益有限、电荷注入等非抱负要素的影响，使校准输出后的数据具有更高的准确度，进步了体系的线性度。
0 导言
模数转化器(ADC)是联络模仿世界与数字体系的关键环节。在不同的运用领域，对ADC的功能需求也不同。在近年的世界固态电路大会(ISSCC)上宣布的相当多的关于高速高精度ADC的文章标明，流水线ADC已经成为研讨热门。流水线ADC选用流水作业的方法，在采样速率和转化精度上较其它类型的ADC有较大的优势，可是流水线ADC中存在电容失配、比较器失调、非抱负运放、工艺差错等非抱负要素，当流水线ADC的转化精度到达12位以上时，这些非抱负要素对其功能有较大影响。传统的模仿电路校准技能已无法满意高精度的要求，而近年来跟着数字体系的高速开展，选用数字方法对差错进行校准已经成为大趋势。数字校准技能得到了越来越广泛的运用。
本文针对14位250MSPS流水线ADC中的数字校准技能进行了研讨，并提出了相应的完成计划。本计划无需修正各级MDAC模仿电路，只需在比较器输入端增加一个多位选择器即可完成，可满意流水线ADC对高线性度、高精度的要求，简略牢靠、易于完成。
1 流水线ADC根本结构及差错源
流水线ADC作业在两相不堆叠时钟(采样时钟和坚持时钟)下，用以操控各级MDAC在采样阶段和扩大阶段之间替换作业。各级MDAC包括低精度子ADC、子DAC、减法电路及增益电路。在采样时钟操控下，输入的模仿信号被输送到子ADC的比较器上，发生多位数字输出Di及相应的模仿估计值，减法电路完成输入Vin与估计值的差值，所得余量电压在扩大阶段经过增益扩大电路扩大，其模仿输出作为下一级MDAC的模仿输入。流水线ADC全体结构如图1所示。
常见的流水线MDAC结构主要有1bit/stage、1.5bit/stage、3bit/stage和多bit/stage 4种，本文选用的是1.5bit/stage或其类似的结构。1.5bit/stage结构与其他结构比较，具有能够忍受更大的失调电压等许多长处，其余量传输曲线如图2所示，实线为抱负状况，虚线表明实践曲线。
从图2能够看出，实践余量传输曲线与抱负余量传输曲线发生了偏移，这是由许多的非抱负要素形成的。如比较器失调差错可使余量曲线阈值电压左右偏移，运放的有限增益使得余量曲线斜率不等于2，电容失配导致余量曲线中曲线斜率改动和左右偏移，开关沟道电荷注入差错引起余量曲线全体上下偏移等。这些非抱负要素影响流水线各级MDAC的转化精度，且逐级扩大，终究导致失调或失码差错。
2 校准原理及完成计划
调查图2能够看出，因为各种非抱负效应的存在，传输曲线在跳变点处的实践权重与抱负权重发生差错，抱负的权重表现在余量曲线上为S0-S1，而实践的权重为S0′-S1’，权重的差值导致数字输出发生相应的失调或失码差错。本文选用的校准思路是根据核算跳变点实践高度的丈量。在1.5bitMDAC里，其数字输出有00、01、10三种状况，对应两个权重wi(i=0，1)。本级的总的数字输出是后级数字输出与本级数字码对应的权重累加之和。如式(1)所示，Di_out为第i级到第N级发生的总的数字输出，Di为第i级生成的数字输出。
此技能在操作过程中有“权重丈量”和“数据转化”两种状况。权重丈量包括两个过程，在采样时钟操控下强制第i级MDAC接入比较器阈值电Vi_in=-1/4Vref，且令Di=00，发生的余量电压Vres1’经往后级MDAC生成的数字码为S0’。在坚持时钟操控下强制第i级MDAC接入比较器阈值电Vi_in=-1/4Vref且令Di=01，发生的余量电压Vres2’经往后MDAC生成的数字码为S1’。抱负状况下Vres1′-Vres2’=1/2*Vref，而实践状况下Vres1’-Vres2’=(1/2*Vref+△ε)，即两者之间存在一差值电压△ε。对应的数字输出差值D(△ε)=(S0’-S1’)-D(1/2*Vref)，D(1/2*Vref)已知，(S0’-S1’)可由核算得出，故可得出第i级MDAC对应的D(△εi)。咱们可经过重复1024次再求平均值的方法来进步精度。因而咱们得到实践的数据改换数字输出如下：
本文详细的完成计划如图3所示。数字电路完成由寄存器、加法器、移位器等组成，包括操控模块、权重丈量、正常数据转化及用于存储器校准数据的寄存器四部分。体系由操控模块进行操控，可作业在两个作业形式下。在Calibration形式下操控模块宣布测验信号输入到ADC模仿部分，生成的数字输出经由权重丈量模块测得差错系数，存储到寄存器中。在Normal形式下进行正常的数字转化时调用这些系数来进行数字校准，得到经过校准后的较准确的数字输出。
3 试验结果与剖析
在ADC数字校准算法完成过程中，流水线ADC选用3.5bit+2.5bit(溢出)+1.5bit+1.5bit(溢出+4级)1.5bit+3bit flash 14位九级结构的MDAC，如图4所示。在进行校按时，前级实践权重的取得需求运用已经过校准的后级进行预算，在对第i级进行校按时，需求这以后级已经过校准，能够看做满意线性度的抱负ADC，因而整个校准从后向前逐级进行。本研讨先校准第二级MDAC，然后再校准榜首级MDAC，对两级MDAC共7bit2拄行数字校准，终究得到校准后的数据。校准前和校准后的ADC的SNR特性曲线如图5所示。
由图5(a)、图5(b)能够看出，校准前ADC%&&&&&%失配值设置为1%，比较器失调为1%，在200MHZ的采样频率下，对一个正弦信号采样，校准前流水线ADC的SNR受谐波失真影响，为78.01dB，校准后SNR上升到81.21dB，一切的谐波都下降到-90dB以下。校准后总谐波失真由-65.05 dB下降到-88.59dB。可见，经过数字校准后，整个流水线ADC的线性度有了很大的进步。
4 定论
本文研讨了一种适用于流水线ADC的数字校准算法，并提出了相应的完成计划。本计划对模仿电路更改较少，而数字电路里无需运用数字校准中常用的乘法器或除法器。速度较快，简略牢靠且简单完成。
