摘要
Giga ADC 是 TI 推出的采样率大于 1GHz 的数据转化产品系列，首要运用于微波通讯、卫星通讯以及仪器仪表。本文介绍了 Giga ADC 的首要架构以及 ADC 输出杂散的成因剖析，以及优化功用的首要办法。
1、Giga ADC 架构及 TI 的 Giga ADC
1.1 Giga ADC 架构演进
Giga ADC 现在现已广泛的运用于数据收集、仪器仪表、雷达和卫星通讯体系;跟着采样速率和精度的进一步进步，越来越多的无线通讯厂商开端考虑运用 Giga ADC 完成真实的软件无线电。软件无线电不只能够简化接纳通道规划，一同能够便利不同渠道的移植和晋级，然后下降开发本钱和周期。
Figure 1 列出了在运用各种采样架构下，采样精度和采样速率之间联系。跟着技能和工艺的开展，各种架构能够支撑的采速率在不断的进步，但就现在的水平来看，要完成 1Gpbs 以上的采样率，有必要选用 Flash 或许折叠(Folding)架构。
这首要是由于在其它架构中，都选用了反应环路;这些反应环路的传输延时约束了 ADC 速率的进一步进步。例如在 pipeline 中，每一级都有一个 DAC，用于把本级的数据输出转化成模仿信号，反应给本级的模仿输入，取差今后扩大输出给下一级。相似的约束也存在于 Subranging 或许 multi-step 架构中，都需求一个反应环路辅佐判定。
另一方面，尽管现在业界最快的 ADC 架构是 Flash 架构，但一个 N bit 的 flash ADC 需求2N-1 个比较器，当 N>= 8 时，比较器的数量将会十分巨大;而且跟着转化精度的添加，后端的译码逻辑也会变得反常杂乱;这些都会对芯片的体积和功耗构成很大的影响。
所以在 TI 的 Giga ADC 中，选用了折中的折叠(folding)架构。事实上，折叠是和 flash 相似的架构，不同的是，在折叠架构中，输入信号别离经过了粗分 ADC 和折叠电路+细分 ADC;折叠电路的抱负传输特性为三角状循环的折叠信号。以一个 8bit ADC 为例，粗分 ADC 输出 3bit，细分 ADC 输出5bit。如 Figure 2 和 Figure 3 所示，折叠电路共折叠了 8 次，将满量程的输入规模等分为 8 段，别离对应 3 位粗分 ADC 转化发生的高位 bit(MSB);一同对上述折叠电路输出信号进行 5 位细化转化得到低位 bit(LSB);终究高、低位数字码合起来组成 8 位的数字输出。
1.2 TI Giga ADC 产品介绍
TI 在曩昔的十年傍边，运用立异的 ADC 架构和工艺技能，不断的改写业界 Giga ADC 的采样速率和转化精度，最新的产品现已能够到达 5Gbps @ 7.6bit(LM97600)和 4Gpbs @ 12bit(ADC12D2000RF)。Figure 4 是现在 TI 全系列的 Giga ADC 产品：
2、TI Giga ADC 架构介绍
本章节中将详细评论 Giga ADC 的各个功用模块。在实践运用中，规划者一般都会选用 Folding + interpolation + calibration 的架构，用于进一步简化规划，下降功耗和进步精度。
上图是一个典型的 folding-interpolation 架构的 Giga ADC 框图。在这类 ADC 中，为了处理模仿输入端的匹配差错和输入偏置差错，集成了一个校准信号源，在不需求外部输入的状况下，完成芯片的前台校准，使芯片到达最大功用。除此之外，还包括输入的 buffer，采保电路，foldinginterpolation 电路以及比较器、encoder 和 LVDS 输出电路。
2.1 Input mux
在 Figure 5 中能够看到，为了尽或许的把输入链路上一切器材包括到校准环路中，校准信号的输入开关加在了输入电路的最 F 前端。这对开关电路的线性和带宽提出了很高的要求。在 TI 的 Giga ADC电路中，选用了 constant Vgst NMOS pass-gate 电路，这种电路不只宽频带内导通电阻安稳不变，失真小，而且功耗低。
电路校准只在器材上电或许器材作业温度发生明显变化的时分才会建议，输入校准开关也只在这个时分才会导通。
2.2 Interleaved T/H
在高速 ADC 规划中，为了到达更高的采样速率，选用了 interleaved 的架构，即一个模仿输入，输入到两个相同的 ADC 中，但这两个 ADC 的采样速率相同，相位相反;终究芯片的数字部分把两路 ADC 的输出信号从头整合，到达了相关于每路 ADC 两倍的采样速率。将采样坚持电路放在榜首级 buffer 之后，首要是由于这一级 buffer 下降了输入信号的负载和 kickback 噪声，便利宽带匹配;一同下降了采保电路的作业频率，使得采保电路和第二级 buffer 的规划和功耗大大简化。
需求留意的是，在 interleaved 架构中，两路采样坚持电路和 buffer 的偏置和增益差错，以及两路采样时钟之间的相位差错，都会给整个 ADC 体系 SNR 带来很大的影响。在规划中，两路电路选用了彻底镜像的规划，一同两路电路都在校准环路里，有用的下降了这些差错带来的功用恶化。
2.3 Preamplifier
预扩大电路处于采保电路之后，比较器之前，包括第二级输入 buffer，折叠内插电路等。预扩大电路的首要功用包括:输入信号的扩大，以下降电路偏置差错对功用的影响;输入信号的折叠处理，将输入信号经过折叠电路分红若干部分，然后下降比较器的个数;经过内插电路添加信号过零点，削减折叠电路模块。
2.3.1 第二级输入 buffer
第二级输入 buffer 的首要效果便是要把采保电路输出的伪差分信号经过差分扩大器转化成真实的差分信号，以到达更好的电源按捺比和便利后级处理。第二级 buffer 输出的差分信号分红两路，一路输出给粗分转化电路，用于判定输入信号处于那一个折叠区;一路输出给细分转化电路，输出详细的转化数据。
2.3.2 折叠电路
Figure 8 为一种实践折叠电路及其直流传输特性。Figure 8(a)中，输入信号 Vin 和 5 个量化参阅电平 Va 、Vb 、Vc 、Vd 和 Vf ;5 个源极耦合对的漏极替换衔接，经过负载电阻 R1 和 R2 的 I/V改换，构成一对 5 倍折叠(折叠率 F = 5)的差分折叠信号 Vo + 与 Vo – ，如 Figure 8(b)所示。Figure 8(b)中，直流传输特性上差分输出为零的点称为过零点。可见，除了过零点邻近，实践折叠电路的传输特性存在着必定的非线性区域。为处理非线性区域上输入信号的量化问题，可选用两个具有必定相位差的折叠信号，如 Figure 9 所示。它们之间的相位差保证了各自的非线性区域彼此错开。
当一个折叠输出信号不是在线性区域规模内时，另一个折叠输出信号刚好在线性区域内，反之亦然。这种办法能够推行到相位差更小的一组折叠信号的状况，以减小非线性区域的影响。直至，相邻折叠信号的过零点只相距一个量化单位(LSB)时，每个与折叠电路衔接的比较器只需检出过零点。此刻，折叠结构 ADC 不再要求折叠信号的线性区域规模，只要求过零点的精度。
在折叠电路规划中，一级折叠电路折叠率不宜过高，这首要是由于，假如一级折叠率过高，那么这么多输出经过长的走线衔接到一同输出给下一级比较器，寄生电容关于后级的影响变得不行疏忽。在TI 的 Giga ADC 中，一般选用多级折叠电路级连的方法，例如，假如要完成一个折叠率为 9 的电路，选用了两级折叠级连，每级的折叠率是 3 ，如 figure10 所示。
2.3.3 内插电路
直接运用折叠电路来发生一切2N个过零点，ADC 的功耗与输入%&&&&&%都很大。一般的处理办法是选用折叠-内插结构，如 Figure11 所示。每两个折叠电路的输出之间衔接一个插值电阻串，运用插值电阻的分压效果得到两个折叠电压信号之间的插值电压。每个插值节点作为输出，插值的数目称为内插率 I;Figure11 是当 I=4 的内插成果，两边为原始的由折叠电路发生的折叠信号，夹在其间的 3个信号是被节约的、由内插电路发生的折叠信号。这样，经过 4 倍的内插，每 4 个折叠信号能够节约 3 个折叠电路。
经过折叠内插电路的波形如下图所示：
2.3.4 均匀电路
前面说到，影响电路精度的首要差错是差分信号的偏置差错。下降差分电路的偏置差错能够添加晶体管的面积。但由于在折叠电路中，偏置差错不只仅来自于差分电路，折叠电路中其它饱满支路的输出电流也添加了整个电路的偏置差错，简略的添加电路晶体管面积并不能有用的下降差错。由于各个扩大电路的偏置差错是不相关的，这儿选用了迭代的技能，使某一输出节点的偏置差错不只仅取决于自身扩大电路，还和相邻其它并行扩大电路输出有关，偏置差错经过扩大电路输出的迭代而随机化，下降了整个电路的偏置差错。
2.4 校准电路
前面说到的各种规划电路有用的进步了 ADC 的线性功用和带宽，但在 TI Giga ADC，依然集成了校准电路，用以进一步优化 ADC 的功用。这部分校准电路包括 27 个高精度校准电压，选用轮询的方法顺次输入到输入级的开关，并依据校准信号的输出成果经过 DAC 调整预扩大电路的偏置电流，到达校准批改的成果。
经过 Figure5 能够看到，输入级的 MUX 开关，采保电路，输入 buffer 的偏置差错以及折叠电路的偏置差错等包括在校准环路里，经过校准不只仅进步了扩大电路的线性，而且进步了体系在interleave 形式下两路 ADC 之间的共同性，改进了体系的杂散功用。
3、Giga ADC 杂散的剖析
ADC 运用中，输出的杂散信号决议了 ADC 的动态规模。在传统的流水线 ADC 中，起决议效果的首要是谐波杂散，即输入信号的二次、三次或更高次谐波混叠进入榜首个 Nyquist 区。除此以外， GigaADC 的 interleave 架构带来了其它杂散。如前文说说到的，为了到达更高的采样速率，每路 ADC 实践包括两个子 ADC，这两个子 ADC 作业在 interleave 形式下。在这种状况下，两路子 ADC 之间的失配将会发生新的杂散信号。整体来说，Giga ADC 的杂散首要分为三类杂散信号：1)interleave 杂散;2) 固定频点杂散; 3)和输入信号相关的杂散。
3.1 Interleave 相关的杂散
Interleave 形式，如 Figure7 所示，便是相同的输入信号，输入到两个(或 N 个)采样率相同，但采样时钟相位相反(或相差 2π/N)的 ADC 中，然后到达采样率增倍的意图。但由于两路 ADC 不行能彻底共同，存在一些失配，然后导致了一些输出杂散的生成。这些失配包括偏置差错、增益差错以及采样时钟的相位差错。
这儿假定：
N：一路 ADC 中包括的子 ADC 个数
Fin： 输入有用信号
Fnoise： 输出的杂散信号
Fs：ADC 采样时钟
3.1.1 输入偏置差错
从 Figure13 能够看出，输入偏置差错带来的杂散和输入信号的起伏和频率没有联系，从频域上看，均匀的散布在榜首 Nyquist 区。由输入偏置带来的杂散固定的散布在公式一给出的各个频点。
3.1.2 输入增益差错
采样时钟的相位差错和输入增益差错带来的杂散方位相同，但相位差错输出的杂散和输入频率有关，当输入频率越高，差错越大;而偏置差错和增益差错带来的杂散和输入频率无关。
3.2 固定频点杂散
相关于 interleave 杂散，固定频点杂散和输入信号的频点无关，首要取决与体系时钟，ADC 及子 ADC的采样时钟，数据输出的随路时钟以及体系中其他时钟源的耦合搅扰。固定频点杂散由于方位固定，运用中很简单预判这些杂散，然后在体系规划中躲避这些杂散存在的频点。
3.2.1 采样时钟杂散
如 Figure 16 所示，当四个 ADC 作业在 interleave 形式下，四个 ADC 的采样率都是 Fclk，但相位相差 90 度，这样整个 ADC 通道的实践采样率为 4*Fclk;输出的频谱中，在 Fclk 频点处有一个固定的采样时钟杂散。这个首要是时钟的走漏，采样时钟从芯片内部或板上耦合到数据的输出。
3.2.2 数据输出的随路时钟
在 Giga ADC 中，数据的输出是并行 LVDS 总线;一同这些总线能够 1:2 Demux 或许 Non-demux;在Non-demux，数据速率和采样速率是共同的;在 Demux 形式下，数据速率下降一倍，但数据总线添加一倍。一同，Giga ADC 数据输出的随路时钟能够是 DDR 或 SDR， 如下图所示。在 Demux 和 DDR 一同使能的状况下，随路时钟 DCLK 仅仅采样时钟的 1/4，这个时钟杂散或许出现在 Fs/4 的当地。
3.3 和输入相关的杂散
前面说到，和输入相关的杂散首要是输入信号的奇偶次谐波混叠进入 ADC 的榜首 Nyquist 区。这类杂散首要经过外部的抗混叠滤波器加以滤除以及信号输入端的匹配，差分两头的平衡来优化。这类杂散在传统的 ADC 中现已评论许多，这儿就不再赘述。
3.4 杂散信号的优化
为了到达最佳的输出杂散功用，在 Giga ADC，首要选用了校准环路，来优化输入电路的偏置差错、增益差错。如下图所示，在校准前后，ADC 的功用能够优化 10dBc 以上。
一同，当 Giga ADC 作业在 DES mode，两路采样时钟间的 skew关于 Fs/2- fin 的杂散十分重要;芯片供给了两路采样时钟的 skew调整功用，能够经过寄存器的装备来下降 Fs/2 – fin 的杂散，如下图所示。
除此之外，ADC 的外部输入电路规划也需求尽量优化，保证两路差分电路的平衡共同，阻抗的匹配。Giga ADC 供给了 DESI，DESQ，DESIQ，DESCLKIQ 等几种 DES 形式下输入结构;归纳输入平整度，插入损耗和终究的 ADC 功用测验成果，DESIQ 形式的功用最佳，而且引荐选用多层 Balun 和以下的输入电路。
4、定论
本文首要介绍了 TI Giga ADC 选用的架构，经过这一先进的架构，TI 完成了业界最高采样率的12bit/10bit ADC,并被广泛运用到了卫星、雷达、微波等通讯范畴。一同本文也剖析介绍了 Giga ADC 中的输出杂散的构成原因，以及相应的优化办法。
5、参阅资料
[1] ADC08D1520 Datasheet
[2] “Explicit Analysis of Channel Mismatch Effects in Time-Interleaved ADC Systems”, Naoki Kurosawa, etc. 2001, IEEE
[3] “A 1.8-V 1.6-GSample/s 8-b Self-Calibrating Folding ADC With 7.26 ENOB at Nyquist Frequency”, Robert C. Taft, etc. 2004, IEEE
